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          基于FPGA的異步串行總線設(shè)計(jì)

          作者: 時(shí)間:2012-05-02 來源:網(wǎng)絡(luò) 收藏

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          2 總線傳輸協(xié)議
          根據(jù)系統(tǒng)對(duì)上下位機(jī)指令響應(yīng)時(shí)間要求,自定義了總線的傳輸速率和傳輸協(xié)議。因?yàn)楸緟f(xié)議為傳輸協(xié)議,所以在每包數(shù)據(jù)的前面增加了1.5bit的起始位,在每包數(shù)據(jù)的后面增加了1bit的數(shù)據(jù)停止位作為一包數(shù)據(jù)的開始標(biāo)志和結(jié)束標(biāo)志。為提高數(shù)據(jù)傳輸?shù)臏?zhǔn)確性,在發(fā)送起始位之后和信息數(shù)據(jù)結(jié)束之前分別增加了8bit題頭和題尾,用于數(shù)據(jù)接收方信息同步和數(shù)據(jù)識(shí)別;如果接收方收到的題頭或者題尾任意一個(gè)有誤,就判本包數(shù)據(jù)傳輸有誤。并且在本包數(shù)據(jù)末端增加了CRC-8校驗(yàn)碼,對(duì)發(fā)送的整個(gè)串行碼流進(jìn)行校驗(yàn)。具體傳輸協(xié)議如下:
          (1)串行傳輸格式:
          起始位→題頭→命令字→信息→題尾→CRC8→停止位;
          (2)傳輸速率:40MHz;
          (3)起始位:0(1.5bit)
          (4)題頭:10100101;
          (5)命令字:B7 B6 B5 B4 B3 B2 B1 B0:B0為讀寫控制位(0讀,1寫);B1為數(shù)據(jù)LSB和MSB傳輸標(biāo)志位(0為L(zhǎng)SB先出,1為MSB先出);B5B4 B3B2為訪問地址(0000自檢狀態(tài)寄存器,0001控制狀態(tài)寄存器,1110錯(cuò)誤重發(fā)請(qǐng)求標(biāo)志寄存器,1111裝置ID軟件版本寄存器,其它根據(jù)實(shí)際需求任意擴(kuò)展定義);B7B6為傳輸數(shù)據(jù)長(zhǎng)度(00為0個(gè)8bit數(shù)據(jù)長(zhǎng)度,01為1個(gè)8bit數(shù)據(jù)長(zhǎng)度,10為2個(gè)8bit數(shù)據(jù)長(zhǎng)度,11為3個(gè)8 bit數(shù)據(jù)長(zhǎng)度)等。
          (6)信息:長(zhǎng)度為8bit的整數(shù)倍;
          (7)題尾:01011010;
          (8)CRC校驗(yàn)多項(xiàng)式:CRC8=X8+X7+X6+X4+X2+1;
          (9)停止位:1(1bit);
          (10)無數(shù)據(jù)時(shí)為高電平。讀操作時(shí)后面的數(shù)據(jù)長(zhǎng)度為0;不夠8bit的,空位默認(rèn)為“0”。



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