自從四年前賽靈思開始 Vivado 設計套件的開發(fā)工作以來，就一直與數(shù)百家賽靈思聯(lián)盟計劃成員和客戶保持密切聯(lián)系，力求讓新發(fā)布的工具達到成熟狀態(tài)。每個成員都發(fā)揮了積極作用，確保賽靈思能夠推出一款真正提高生產(chǎn)力的工具套件，幫助客戶突破在新一代“All Programmable” 器件設計過程中所面臨的集成和實現(xiàn)瓶頸。以下是客戶對 Vivado 設計套件的評價。

EVE，軟硬件協(xié)同驗證

“賽靈思推出的 Vivado 設計套件和 Virtex-7 FPGA，使 EVE 等標準 FPGA 仿真供應商在產(chǎn)品性能和功能方面全面超越定制 ASIC 仿真供應商。”

– Luc Burgun，CEO、總裁兼創(chuàng)始人

CoreEL Technologies，賽靈思聯(lián)盟計劃高級成員

“CoreEL 的 H.264/AVC 4:2:2 10 位 1080p60 解碼器 IP 核已被授權給眾多客戶，用以滿足客戶的多種應用需求。這種 IP 相當復雜，要求使用高性能的 FPGA 工具。與早期流程相比，Vivado 工具能夠為我們提供更長的運行時間，實現(xiàn)更加緊湊的布局規(guī)劃，使我們能夠在一天時間內(nèi)開展更多實現(xiàn)工作，從而大幅提高生產(chǎn)力。此外，它還支持Synopsys 設計約束(SDC)，讓我們的設計工作更加方便，并且有助于更快地將設計集成于客戶的設計流程中。”

– Sachin Vaish，工程設計經(jīng)理

Fidus Systems 公司，賽靈思聯(lián)盟計劃高級成員

“作為賽靈思聯(lián)盟計劃的高級設計服務成員，F(xiàn)idus 已經(jīng)為北美的技術企業(yè)開發(fā)出了許多種基于賽靈思技術的尖端產(chǎn)品。Vivado 設計套件具備出色的用戶界面，支持 System Verilog、SystemC、SDC 和 Tcl 等多種 ASIC 設計行業(yè)標準，這將大幅提高我們的設計生產(chǎn)力。賽靈思的 Vivado 設計套件帶來了全新的業(yè)界基準，將進一步幫助 Fidus 向客戶提供復雜、高質(zhì)量、尖端的賽靈思設計。”

– John Bobyn，工程設計副總裁

Northwest Logic，賽靈思聯(lián)盟計劃高級成員

“我們很喜歡 Vivado 設計套件的開箱即用特性。我們利用這種工具實現(xiàn)我們的 Expresso 3.0 內(nèi)核(PCI Express Gen3 x8)，從一開始就取得了很好的效果。由于我們使用很多腳本，因此其基于 Tcl 的特性對我們很有利，這將為我們提供豐富而強大的選項。此外，Vivado IP 打包程序功能使我們能夠把自己的 IP 添加到Vivado 擴展 IP 目錄中，便于客戶利用我們的 IP。”

–Mark Wagner，高級設計工程師

Tokyo Electron Device 公司，賽靈思聯(lián)盟計劃高級成員

“Vivado IP 目錄使客戶可以方便地搜索到我們的 IP、技術文檔，并能迅速在設計中集成我們的 IP。利用 Vivado 的最新綜合與布局布線算法，客戶能夠大幅縮短運行時間。”

–Yasuo Hatsumi，副總裁

Xylon d.o.o.，賽靈思聯(lián)盟計劃高級成員

“Xylon 是賽靈思聯(lián)盟計劃中的資深成員，logicBRICKS IP 核的供應商。近 15 年來，logicBRICKS IP 核一直支持最新的賽靈思可編程器件和實現(xiàn)工具，并且不斷進行優(yōu)化。我們很高興 Vivado 設計套件提供了強大的功能和易用性，這將幫助我們的客戶更高效地在領先的賽靈思 Zynq-7000 EPP 和 7 系列 FPGA 等技術中使用 logicBRICKS IP 核。”

–Gordan Galic，技術市場營銷經(jīng)理

A2e Technologies，賽靈思聯(lián)盟計劃認證成員

“Vivado IP 集成器可以大大簡化 A2e Technologies 的 H.264 編解碼器集成工作。過去，在 720p 到 4K 分辨率之間對 H.264 視頻進行壓縮和解壓縮一直比較復雜?，F(xiàn)在有了 Vivado IP 集成器，設計人員就能在接口級而不是信號級開展集成，而且可以采用統(tǒng)一的 AMBA AXI4 IP 接口標準，并通過設計規(guī)則檢查將錯誤降至最低。這將使我們的 IP能夠更加輕而易舉地應用于賽靈思設計。”

–Allen Vexler，CTO

Aliathon 公司，賽靈思聯(lián)盟計劃認證成員

“作為 OTN 市場的 FPGA 解決方案領先供應商，快速高效的設計對于 Aliathon 的成功至關重要，尤其是 100G 或 100G 以上的網(wǎng)絡。Vivado 設計套件幫助我們盡可能減少芯片使用量和布局布線次數(shù)。這樣可以幫助 Aliathon 降低功耗，提高性能，減少設計次數(shù)，從而為客戶提供更加出色的解決方案。”

–Steve McDonald，總監(jiān)

Hardent 公司，賽靈思聯(lián)盟計劃認證成員

“Hardent 致力于為企業(yè)提供電子設計服務，滿足復雜的設計要求，因此我們很高興 Vivado 設計套件能夠為我們帶來更高的生產(chǎn)力。我們不斷努力提高賽靈思器件時鐘速率和使用率。Vivado 工具憑借其最新的布局布線引擎和更加完善的設計流程，幫助我們兩家公司的共同客戶完成更為嚴格的設計開發(fā)工作，例如使用包含 200 百萬個邏輯單元的新型 Virtex-7 2000T FPGA。”

–Simon Robin，總裁

Missing Link Electronics，賽靈思聯(lián)盟計劃認證成員

“Missing Link Electronics 致力于開發(fā)可針對目標應用進行軟硬件配置的嵌入式系統(tǒng)?？s短重復開發(fā)時間，獲得可預測的綜合結果，這兩點對于實現(xiàn)異構多核系統(tǒng) FPGA 設計來說至關重要。在我們看來，賽靈思的 Vivado 設計套件充分印證了賽靈思為支持本行業(yè)更加快速地推出優(yōu)秀嵌入式系統(tǒng)所做出的承諾!”

–Endric Schubert，CTO

Oki Information Systems 公司，賽靈思聯(lián)盟計劃認證成員

“作為 Vivado 設計套件早期使用計劃的參與者，我們用 Vivado 工具編譯我們的 PCIe DMA 控制器 (iDMAC) IP。我們將 IP 從 ISE 設計套件移植到 Vivado 套件上，沒出現(xiàn)任何問題。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我們的工程師能夠快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 腳本，之前具備 ASIC 設計經(jīng)驗的 IP 設計工程師使用該套件會更加輕松。放眼未來，我們計劃在大規(guī)模設計中采用Vivado 工具，并期待著通過高性能綜合、布局布線分析功能和低存儲器使用率等眾多突破性技術推動生產(chǎn)力的大幅提升。”