摘要 針對(duì)測(cè)井中信號(hào)傳輸速度低、操作繁瑣等問(wèn)題，提出一種高速數(shù)據(jù)采集與傳輸的新方法。該設(shè)計(jì)系統(tǒng)采用高速AD轉(zhuǎn)換，以靈活、高效性價(jià)比FPGA芯片-EP1C6為平臺(tái)，利用USB傳輸，實(shí)現(xiàn)了基于Verilog的聲幅測(cè)井系統(tǒng)。最終，在上位機(jī)得到的聲幅測(cè)井曲線用來(lái)判斷固井質(zhì)量。在水泥膠結(jié)良好時(shí)，固井聲幅測(cè)井值低；水泥膠結(jié)差時(shí)，固井聲幅測(cè)井值高。
關(guān)鍵詞 FPGA；高速數(shù)據(jù)采集；聲幅測(cè)井

地球物理測(cè)井的方法有多種，如電測(cè)井、聲波測(cè)井、核測(cè)井、地層傾角測(cè)井、成像測(cè)井等，但聲波測(cè)井是惟一可以獲得井壁直觀圖像的測(cè)井方法。聲波測(cè)井和電法測(cè)井，核測(cè)井相比，問(wèn)世較晚，但近20年來(lái)發(fā)展迅速，其主要優(yōu)點(diǎn)是不受泥漿性質(zhì)，礦化度及泥漿侵入的影響。同樣，巖石聲學(xué)研究了聲波在巖石或地層中的產(chǎn)生、傳播、接收和各種效應(yīng)，為聲波技術(shù)發(fā)展提供了理論基礎(chǔ)。所謂聲波是指彈性介質(zhì)中傳播的壓強(qiáng)、應(yīng)力、體積元形變，質(zhì)點(diǎn)位移，質(zhì)點(diǎn)速度等的形變或幾種形變的綜合。最簡(jiǎn)單的聲波測(cè)井儀由發(fā)射器和接收器組成，接收器所接收到的聲波包括直達(dá)波、反射波、滑行波和沿儀器外殼傳播的聲波，聲波測(cè)井的探測(cè)范圍一般是指井壁滑行波的影響范圍。
聲波測(cè)井是應(yīng)用較廣泛的現(xiàn)代測(cè)井方法之一。其采用聲波的速度、幅度在巖石、巖層孔隙、含油氣水等介質(zhì)中傳播時(shí)的全波記錄得出的不同物理地質(zhì)特征來(lái)研究和解決地質(zhì)問(wèn)題，進(jìn)而發(fā)現(xiàn)油氣、煤、金屬與非金屬、放射性、地?zé)帷⒌叵滤鹊V產(chǎn)資源。
一般常用的聲波測(cè)井方法可以分為聲波速度測(cè)井。聲波幅度測(cè)井和聲波全波列測(cè)井。這里使用的是聲波幅度測(cè)井，聲波幅度測(cè)井是研究巖層對(duì)聲波幅度的衰減特性的測(cè)井方法。井下信號(hào)通過(guò)電纜傳輸至井上后，如何對(duì)上傳的信號(hào)進(jìn)行及時(shí)、高速、準(zhǔn)確的處理從而傳輸?shù)缴衔粰C(jī)以得到測(cè)井曲線是至關(guān)重要的。

1 聲幅測(cè)井概述
固井聲幅測(cè)井也稱水泥膠結(jié)測(cè)井。聲幅測(cè)井的井下部分如圖1所示。套管應(yīng)與水泥膠結(jié)良好，套管外固結(jié)的水泥環(huán)完整，否則套管外有泥漿存在。套管與泥漿界面的聲阻抗比套管與水泥環(huán)的大，就是說(shuō)套管與泥漿的聲耦合較差，套管與水泥環(huán)的聲耦合較好。

因此，套管與水泥膠結(jié)差時(shí)，套管波的能量不易通過(guò)管外泥漿傳播，接收到的套管波幅度大，反之則到達(dá)接收器的套管波能量小。即在水泥膠結(jié)良好時(shí)，固井聲幅測(cè)井值低；水泥膠結(jié)差時(shí)，固井聲幅測(cè)井值高。

2 系統(tǒng)硬件設(shè)計(jì)
井下上傳的信號(hào)CBL(75 mV，20 kHz)經(jīng)模數(shù)開(kāi)關(guān)多路選擇后，進(jìn)入A／D采樣，采樣完成后數(shù)據(jù)進(jìn)入FPGA進(jìn)行高速處理，處理后的數(shù)據(jù)由USB模塊上傳至上位機(jī)。系統(tǒng)框圖如圖2所示。

2．1 模數(shù)開(kāi)關(guān)設(shè)計(jì)
模數(shù)開(kāi)關(guān)使用AD7502芯片。AD7502是一款單芯片CMOS雙路4通道模擬多路復(fù)用器。它根據(jù)2個(gè)二進(jìn)制地址輸入A0，A1和一個(gè)使能輸入的狀態(tài)EN，將2路輸出總線OUT1-4，OUT5-8，切換至8路輸入S1，S2，S3，S4，S5，S6，S7，S8中的2路S1S5，S2S6，S3S7，S4S8。通過(guò)對(duì)模數(shù)開(kāi)關(guān)的控制可以選擇A／D采集的是CBL信號(hào)或AC信號(hào)。
2．2 A／D采集模塊
數(shù)據(jù)采集使用AD1671芯片，AD1671芯片為12位1．25 Msample·s-1，轉(zhuǎn)換時(shí)間為800 ns的芯片。
2．3 FPGA主電路模塊
數(shù)據(jù)處理及存儲(chǔ)使用EP1C6芯片，cyclone EP1C6是Altera推出的一款高性價(jià)比FPGA，工作電壓3．3 V，內(nèi)核電壓1．5 V。采用0．13μm工藝技術(shù)，全銅SRAM工藝，其密度為5 980個(gè)邏輯單元，包含20個(gè)128×36位的RAM塊，總的RAM空間達(dá)到20×(128×36)=92 160位。而本設(shè)計(jì)的采樣周期為2 ms，采樣間隔為1μs，每次需存儲(chǔ)16位，共需存儲(chǔ)2 000×16=32 000位，可以滿足設(shè)計(jì)要求。內(nèi)嵌2個(gè)鎖相環(huán)電路和一個(gè)用于連接SDRAM的特定雙數(shù)據(jù)率接口，工作頻率高達(dá)200MHz。
2．4 USB數(shù)據(jù)傳輸模塊
USB傳輸使用CH375芯片。CH375是一個(gè)USB總線的通用接口芯片，支持USB-HOST主機(jī)方式和USB-DEVICE／SLAVE設(shè)備方式。這里采用設(shè)備方式。
2．5 電源模塊
由于FPGA正常工作時(shí)要求先給I／O口供電再給內(nèi)核供電，斷電時(shí)要求先給內(nèi)核斷電再給I／O口斷電，為保證嚴(yán)格的上電順序，系統(tǒng)使用AS2830-3．3 V可將電壓由5 V轉(zhuǎn)換到3．3 V，使用AS2830-1．5 V可將電壓由5 V轉(zhuǎn)換成1．5 V，IA0505S為穩(wěn)壓正負(fù)雙輸出電源模塊，可將電壓由5 V轉(zhuǎn)換成-5 V，這樣就可以滿足各部分工作需求。