這樣就可以使得負(fù)載功率因數(shù)角為0°的三相電流波形的峰值落在橋臂沒有開關(guān)動(dòng)作的60°區(qū)域內(nèi)，從而達(dá)到減小開關(guān)電流的目的。

3 Simulink仿真結(jié)果
根據(jù)前文所述理論，搭建Simulink仿真模型，三相逆變器的負(fù)載電阻R=5 Ω，負(fù)載電感L=0．5 mH，當(dāng)逆變器的負(fù)載對(duì)稱平衡時(shí)，功率因子約為0．999，此時(shí)α近似為0°，直流電壓為690 V，調(diào)制比M=0．9，矢量空間被劃分為12個(gè)扇區(qū)。Simulink仿真模型算法模塊包括坐標(biāo)變換模塊、扇區(qū)判斷模塊、扇區(qū)時(shí)間選擇模塊、橋臂時(shí)間切換模塊。
仿真結(jié)束后逆變器輸出3相的電流波形見本刊網(wǎng)站www．mesnet．com．cn——編者注。三相之間電流相差120°，矢量空間被分為12個(gè)扇區(qū)，在以a相電流峰值為中心的60°區(qū)域中，調(diào)制波為1或0，即a相橋臂是沒有開關(guān)動(dòng)作的(常開或常閉)。仿真結(jié)果驗(yàn)證了前文的理論分析。

4 基于FPGA的實(shí)現(xiàn)及實(shí)驗(yàn)仿真結(jié)果
選擇Altera CycloneⅡ系列EP2C8Q208為FPGA的硬件核心，實(shí)現(xiàn)環(huán)境是QuartusⅡ9．0，FPGA硬件描述語言采用Verilog HDL，仿真環(huán)境ModelSim PE 6．6b。如圖5所示，三相調(diào)制波形相位與Simulnk仿真一致，調(diào)制波毛刺部分為FPGA內(nèi)部邏輯延遲時(shí)間，小于FPGA所能識(shí)別的最小時(shí)間，對(duì)本系統(tǒng)的設(shè)計(jì)無影響。由圖中三相橋臂的上開關(guān)的控制信號(hào)可知，橋臂在一個(gè)開關(guān)周期內(nèi)有120°的區(qū)域是沒有開關(guān)動(dòng)作的(60°常開，60°常閉)，因此系統(tǒng)的時(shí)序設(shè)計(jì)是正確可靠的，也驗(yàn)證了上述理論以及Simulink仿真的正確性。

結(jié)論
本文實(shí)現(xiàn)了基于FPGA硬件平臺(tái)的最小開關(guān)損耗SVPWM算法。此算法相比于傳統(tǒng)SVPWM算法，在提高開關(guān)頻率的同時(shí)減少了開關(guān)損耗，可以根據(jù)實(shí)際負(fù)載的功率因子來判斷零矢量的選擇以及零矢量在扇區(qū)中的位置，控制橋臂開關(guān)的切換。FPGA硬件平臺(tái)的實(shí)現(xiàn)為今后實(shí)現(xiàn)更復(fù)雜的控制算法奠定了基礎(chǔ)，相比MCU／DSP，基于FPGA硬件實(shí)現(xiàn)的SVPWM有著更好的實(shí)時(shí)性能，其模塊化的設(shè)計(jì)也有著更好的靈活性，為進(jìn)一步升級(jí)控制性能提供了便利。