2．3．1 數(shù)據(jù)抽取變換
A／D輸出的240 MHz高速采樣差分信號進(jìn)入FPGA。根據(jù)上述模型，若信道數(shù)K=16，則抽取倍數(shù)M=8，F(xiàn)PGA通過LVDS接口的串并轉(zhuǎn)換實(shí)現(xiàn)8倍抽取。設(shè)計采用QuartusⅡ的LNDS模塊完成信號的串并轉(zhuǎn)換，降低信號及時鐘速率。設(shè)計中將模塊設(shè)置成INDS receiver形式，選擇8倍轉(zhuǎn)換因子，可得輸出信號16組以及和A／D的隨路時鐘同步的60 MHz時鐘。用該時鐘作為全局時鐘驅(qū)動后續(xù)所有處理模塊。由于A／D采樣輸出信號為偏移二進(jìn)制類型，需經(jīng)符號變換模塊后變?yōu)槎M(jìn)制補(bǔ)碼類型。
2．3．2 多相濾波器的設(shè)計與仿真
多相濾波器組采用具有穩(wěn)定系統(tǒng)、可以實(shí)現(xiàn)線性相位的FIR型數(shù)字濾波器。FIR原型濾波器的設(shè)計主要考慮采樣頻率fs、通帶波紋rp、阻帶衰減rs以及過渡帶寬。例如采用fs=960 MHz，rp=0．1 dB，rs=63 dB，過渡帶起始頻率15 MHz，截止頻率30 MHz，得到原型濾波器幅頻特性曲線如圖6所示。該低通原型濾波器的階數(shù)為192階，將原型濾波器分為32相，每相濾波器為6階。由于采用50％交疊的結(jié)構(gòu)需間隔插零，每相濾波器階數(shù)增至12階。設(shè)計使用程序編寫乘法累加運(yùn)算實(shí)現(xiàn)FIR濾波。FIR原型濾波器的系數(shù)通過MATLAB生成導(dǎo)出，量化后寫入FPGA的濾波器程序中。

2．3．3 IFFT運(yùn)算
IFFT運(yùn)算采用按時間抽選的基-2算法。為了加快信號處理的速度，IFFT模塊采用多級流水線設(shè)計，并且運(yùn)算模塊利用Quartus的宏產(chǎn)生。例如IFFT運(yùn)算的核心蝶形運(yùn)算可由Altmult_complex宏和lpm_add_sub宏實(shí)現(xiàn)。每次復(fù)數(shù)乘法會占用4個18x18 DSP乘法器資源，所以單路信道化的IFFT共需占用136個乘法器資源。
2．3．4 信道輸出
因為輸入的是實(shí)信號，經(jīng)IFFT得到16個信道的子帶信號。對每個信道采用旋轉(zhuǎn)數(shù)字計算機(jī)算法(CORDIC)計算每個信道信號的幅度及瞬時相位。根據(jù)CORDIC輸出的信號幅度判斷信號是否存在以及信號的起始點(diǎn)和結(jié)束點(diǎn)，給出對應(yīng)的包絡(luò)脈沖。同時利用CORDIC輸出相位根據(jù)瞬時相位差法計算頻率。為了提升測頻的準(zhǔn)確度，用脈沖上升沿平穩(wěn)后的連續(xù)4個無模糊的相位差平均值測頻，輸出載頻編碼。用兩通道信號的CORDIC輸出相位測算兩通道信號的相位差，輸出相位差編碼。
為了節(jié)省對外接口資源，最多只輸出三路信號即同時處理三路不同信號，當(dāng)某路信道上出現(xiàn)包絡(luò)脈沖時才將該信道的頻率碼和相位差碼輸出，否則不輸出。16個信道都要進(jìn)行判斷，確定是否輸出。具體流程如圖7所示，當(dāng)判斷不成立或者語句執(zhí)行結(jié)束時，結(jié)束程序。