A／D的采樣精度直接影響后面的精度，因此首先對A／D進行性能測試。信噪比RSN定義為信號峰值點的功率與去掉零頻以及前五階諧波分量后的所有噪聲的功率比值。信號噪聲失真比SINAD定義為信號峰值點的功率與去掉零頻后的所有諧波及噪聲的功率比值，其值較信噪比小。無雜散動態(tài)范圍SFDR定義為單信號輸入時信號與最大的諧波或雜散的功率比值。
實驗一：輸入信號頻率為由信號源Agilent 83752A產(chǎn)生的正弦波，頻率為720 MHz，幅度為-1 dBFS，采樣頻率為960MHz，從FPGA中導(dǎo)出采樣數(shù)據(jù)作8 k點的FFT，得信號頻譜如圖8所示。

經(jīng)計算得，信噪比RSN為47．5 dB，信號噪聲失真比SINAD為46．3 dB，有效位數(shù)ENOB為7．4 bits，無雜散動態(tài)范圍SFDR為59 dBc。
實驗二：用Agilent的E4438C矢量信號發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號測試結(jié)果如圖9所示。圖9中第一行表示輸入信號經(jīng)過LVDS降速后的輸出波形，中間15行表示15個信道包絡(luò)脈沖輸出，倒數(shù)第二行表示有包絡(luò)脈沖輸出的那一路輸出載頻碼，最后一行表示有包絡(luò)脈沖輸出的那一路輸出的相位差碼。

由以上的分析可知，載頻為725 MHz信號應(yīng)該出現(xiàn)在705～735 MHz的第9信道上，輸出載頻碼為725-480=245，DSP寫入校正編碼使輸出的相位差碼為0。由圖9可看出，只有第9信道有包絡(luò)脈沖輸出，輸出載頻碼為245，輸出的相位差碼為0，這與理論結(jié)果一致。
實驗三：用Agilent的E4438C矢量信號發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號。用示波器同時采集輸入中頻脈沖信號和輸出的信號包絡(luò)脈沖，可得信號載頻碼和相位差碼輸出延遲時間，即整個系統(tǒng)延遲時間測試結(jié)果如圖10所示。上邊的一條線為輸入的中頻脈沖信號，下邊的一條線為輸出的信號包絡(luò)脈沖，由圖10可以看出系統(tǒng)延遲時間小于1．3μs，保證了系統(tǒng)的實時處理。

實驗四：用一臺Agilent的E4438C矢量信號發(fā)生器和兩臺Agilent的83752A作為中頻輸入，分別輸入載頻510MHz，PRI=100μs，PW=10μs；載頻為720MHz，PRI=90μs，PW=8μs；載頻為930 MHz，PRI=80μs，PW=20μs的三路脈沖信號。用示波器采集三路信號包絡(luò)脈沖輸出接口信號，可得系統(tǒng)對多信號處理結(jié)果如圖11所示。最上邊的線為第一路包絡(luò)脈沖輸出接口，中間的線為第二路包絡(luò)脈沖輸出接口，下邊的線為第三路包絡(luò)脈沖輸出接口。當(dāng)信號在時域交疊時，由不同的輸出接口輸出包絡(luò)脈沖；否則在第一路輸出接口輸出。由圖11可以看出系統(tǒng)完成了對同時到達多信號的處理。

4 結(jié)論
本文結(jié)合工程實際，完成了960MHz的16通道數(shù)字信道化接收機的FPGA實現(xiàn)。采用多相濾波器的高速高效數(shù)字信道化結(jié)構(gòu)實現(xiàn)的數(shù)字信道化接收機，既能保證寬瞬時帶寬要求，又能達到實時處理的目的；與傳統(tǒng)的數(shù)字信道化結(jié)構(gòu)節(jié)省硬件資源，提高系統(tǒng)的整體工作性能。FPGA仿真結(jié)果表明該模型在FPGA上實現(xiàn)的可行性以及實用性，并且實現(xiàn)了預(yù)期的指標(biāo)要求。