根升余弦脈沖成形濾波器FPGA實現(xiàn)
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2．1 連續(xù)查找表法的一種改進實現(xiàn)
由圖3不難實現(xiàn)采用本文的波形成形設(shè)計方案，共需要的ROM單元數(shù)目達2 048個。為此，可采用電路分割技術(shù)，將圖3所示的8位移位寄存器輸出的高8位地址同時給一個11位的中間寄存器，該中間寄存器的高8位又分為高4位與低4位，分別用于查找兩個各具有16個單元的ROM表，之后再將各自的輸出相加，此時消耗的ROM單元數(shù)共為256個。采用分割技術(shù)時，模8計數(shù)器、中間寄存器、ROM表三個部分的工作時鐘相同。
2．2 根升余弦成形濾波器的VHDL實現(xiàn)
文中所述濾波器是在Modelsim 6．3d環(huán)境下采用VHDL實現(xiàn)的。Quarts環(huán)境中以文本方式調(diào)用LPM_ROM宏功能模塊，定制ROM元件data_ rom_16，元件的地址寬度分別是4 b，輸出數(shù)據(jù)字寬同為15 b。加法器的輸出字寬16 b。實現(xiàn)的部分VHDL代碼如下：本文引用地址：http://cafeforensic.com/article/191319.htm
2．3 Modelsim時序仿真結(jié)果
Modelsim環(huán)境不能直接對mif格式的ROM初始化數(shù)據(jù)進行仿真，應(yīng)在QuartsⅡ環(huán)境下先打開mif文件，再另存為hex格式，然后在Modelsim環(huán)境下編譯后即可仿真。同時，如此操作又可將負(fù)值數(shù)據(jù)轉(zhuǎn)為補碼表示。Modelsim仿真結(jié)果如圖4所示，其中clk的周期為160 ns，正好是一個din碼元的寬度T，系統(tǒng)中地址產(chǎn)生電路的時鐘周期是20 ns，以確保在一個碼元持續(xù)時間內(nèi)系統(tǒng)有8個樣點輸出。從圖4中發(fā)現(xiàn)，一個碼元成形后波形值延遲6T。
3 結(jié)論
文中所述的基于電路分割技術(shù)的查表法，實現(xiàn)通信系統(tǒng)發(fā)送端根升余弦滾降成形濾波器的FPGA實現(xiàn)方法簡單可行，且當(dāng)截斷碼元數(shù)目增多時或碼內(nèi)樣點數(shù)目增加時，僅通過改變地址移位寄存器的長度或計數(shù)器的長度與ROM的長度即可，不至于使電路的復(fù)雜度成倍增加。
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