摘要：提出了基于電路分割技術(shù)實(shí)現(xiàn)通信系統(tǒng)發(fā)送端根升余弦波形成形濾波器查表法的FPGA結(jié)構(gòu)，節(jié)省了ROM單元，討論了其ROM初始化時形波數(shù)據(jù)的組織方法，完成了該結(jié)構(gòu)的VHDL實(shí)現(xiàn)，給出了該設(shè)計在Modelsim環(huán)境下的時序仿真結(jié)果。通過對仿真結(jié)果分析，表明所述的設(shè)計方法是可行的。該設(shè)計方案不隨波形樣本數(shù)目的增多而使電路系統(tǒng)變得更為復(fù)雜，它所實(shí)現(xiàn)的成形濾波器滿足于高速成形的應(yīng)用需求。
關(guān)鍵詞：根升余弦；成形濾波器；查找表；FPGA

0 引言
數(shù)字通信系統(tǒng)中，基帶信號的頻譜一般較寬，因此傳遞前需對信號進(jìn)行成形處理，以改善其頻譜特性，使得在消除碼間干擾與達(dá)到最佳檢測接收的前提下，提高信道的頻帶利用率。目前，數(shù)字系統(tǒng)中常使用的波形成形濾波器有平方根升余弦濾波器、高斯濾波器等。設(shè)計方法有卷積法或查表法，其中：卷積法的實(shí)現(xiàn)，需要消耗大量的乘法器與加法器，以構(gòu)成具有一定延時的流水線結(jié)構(gòu)。為降低硬件消耗，文獻(xiàn)提出了一種分布式算法(Distributed Arithmetic，DA)的濾波器設(shè)計結(jié)構(gòu)。它將傳統(tǒng)的乘、累加運(yùn)算轉(zhuǎn)化為移位、累加運(yùn)算，當(dāng)運(yùn)算數(shù)據(jù)的字寬較小時，極大地降低了硬件電路的復(fù)雜度，提高了響應(yīng)速度；當(dāng)運(yùn)算數(shù)據(jù)的字長較長時，因其需要更多的移位迭代運(yùn)算而不適合高速處理的需求。為此，文獻(xiàn)提出了采用濾波器的多相結(jié)構(gòu)與改進(jìn)DA算法相結(jié)合的一種設(shè)計方法。當(dāng)考慮ISI碼元數(shù)目較多時，該設(shè)計所需要的ROM表個數(shù)就會增多，同時訪問ROM所需的地址的產(chǎn)生電路就會變得更為復(fù)雜。文獻(xiàn)提出了采用存儲器分割技術(shù)，可以降低ROM單元的數(shù)量，但是它是以增加系統(tǒng)的復(fù)雜性與響應(yīng)時延、信號毛刺為代價的。文獻(xiàn)在濾波器設(shè)計時采用了CSD編碼，雖然減少了乘法運(yùn)算，但是需要設(shè)計CSD編解碼電路。
文中論述的是二進(jìn)制基帶信號的連續(xù)查表法平方根升余弦波形成形濾波器(SRRC)的FPGA實(shí)現(xiàn)(滾降系數(shù)取0．22)，取沖擊響應(yīng)截斷時間為8T，每T內(nèi)樣點(diǎn)數(shù)為8個，所用ROM單元數(shù)為2(8+3)，每單元數(shù)據(jù)為16 b有符號整型數(shù)。查找ROM表所需11 b的地址由一個長8 b的數(shù)據(jù)移位寄存器與一個模8的采樣時鐘計數(shù)器鏈接而成。給出了設(shè)計在Modelsim 6．3下的時域仿真波形，經(jīng)與理論相比較，文中的設(shè)計方法是可行的，且當(dāng)二進(jìn)制碼元的碼間干擾數(shù)增多(碼間樣點(diǎn)增加)時，地址電路簡單增長即可(不影響響應(yīng)時間)，便于FPGA的實(shí)現(xiàn)。

1 二進(jìn)制基帶信號平方根升余弦成形原理
實(shí)際系統(tǒng)中，廣義信道傳遞函數(shù)H(f)由發(fā)送濾波器HT(f)、信道HC(f)、接收濾波器HR(f)三部分共同構(gòu)成，即：

根據(jù)乃奎斯特第一準(zhǔn)則，當(dāng)H(f)幅頻特性滿足的滾降系數(shù)為α升余弦濾波器特征時，可以實(shí)現(xiàn)無ISI傳輸時刻降低對采樣時鐘精度的要求，當(dāng)信道噪聲可以忽略時，取HC(f)≈1，按照接收濾渡器的輸出信噪比最大準(zhǔn)則，有：

式中：T為輸入碼元的周期；α為滾降系數(shù)。記f0=1／(2T)，由式(2)可推出滾降系數(shù)為α平方根升余弦沖擊響應(yīng)為：

其時域響應(yīng)如圖1所示。在數(shù)字化波形成形時，為確保h(t)采樣后的h[n]保持第一類線性相位，舍去h(t)|t=0樣點(diǎn)，同時對N(偶數(shù))點(diǎn)h[n]右移N／2。文中采用的h(t)中t∈[-4T，4T]，采樣間隔為T／8，于是，采樣后根升余弦成形濾波器的64個歸一化h[n]如表1 所示。