基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實
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對于移位寄存器，在實現(xiàn)時，各級的前級移位寄存器深度為N／2-1，從本質(zhì)而言，是使運(yùn)算開始的時鐘上升沿到來時，數(shù)據(jù)已經(jīng)出現(xiàn)在碟算模塊輸入線上，而不需要下一個時鐘的驅(qū)動來移出寄存器，比如第二級移位寄存器的級數(shù)為63。這樣，運(yùn)算周期正好是2的倍數(shù)，從而方便使用計數(shù)器的各位直接對開關(guān)進(jìn)行控制。
同時，計數(shù)器還可以用來產(chǎn)生所需旋轉(zhuǎn)因子的RAM地址。根據(jù)各級蝶形運(yùn)算所需旋轉(zhuǎn)因子的規(guī)律，可以利用計數(shù)器的高位補(bǔ)零來產(chǎn)生查找表的地址。比如，對于第一級，因為需要在最低位第一次出現(xiàn)1時提供
，第二次出現(xiàn)1時提供
，…，以此類推，周期為128，所以可以使用計數(shù)器的低七位作為地址。對于第二級，由于所需要的地址為偶數(shù)，可以由計數(shù)器的[6：1]和最低位置O產(chǎn)生。表l為8點時使用三位計數(shù)器輸出旋轉(zhuǎn)因子的地址情況。本文引用地址：http://cafeforensic.com/article/191644.htm
控制和地址產(chǎn)生模塊的仿真結(jié)果如圖5所示，其中sel代表開關(guān)控制，addr代表產(chǎn)生的地址。
3．2 蝶形運(yùn)算模塊
蝶算模塊由一個復(fù)數(shù)加法器，一個復(fù)數(shù)減法器和一個旋轉(zhuǎn)因子的復(fù)數(shù)乘法器構(gòu)成，如圖6所示。
旋轉(zhuǎn)因子乘法器通常由4次實數(shù)乘法和2次加／減法運(yùn)算實現(xiàn)，但因為cos和sin的值可以預(yù)先存儲，通過下面的算法可以簡化復(fù)數(shù)乘法器：
（1）存儲如下三個系數(shù)：C，C+S，C-S
（2）計算：E=X-Y和Z=C*E=C*（X-Y）
（3）用R=（C-S）*Y+Z，I=（C+S）*X-Z，
得到需要的結(jié)果。
這種算法使用了3次乘法，1次加法和2次減法，但是需要使用存儲3個表的ROM資源。
設(shè)計中數(shù)據(jù)的輸入為16位復(fù)數(shù)，所以將旋轉(zhuǎn)因子cos(2kπ／N)，sin(2kπ／N)量化成帶符號數(shù)的16位二進(jìn)制數(shù)后，存儲到ROM中，由于值域不同，需要注意C+S和C-S的表要比C表多1位精度。
運(yùn)算后的結(jié)果需要除以量化時乘以的倍數(shù)16b011111llllllllll。具體實現(xiàn)時由于除法運(yùn)算在FPGA器件需要消耗較多的資源，設(shè)計中采用二進(jìn)制數(shù)移位的方法來實現(xiàn)除法運(yùn)算。為了防止數(shù)據(jù)溢出，設(shè)計對輸出結(jié)果除以2。圖7為蝶形運(yùn)算模塊的RTL級結(jié)構(gòu)圖。
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