高度復(fù)雜的SoC設(shè)計(jì)正面臨著高可靠性、高質(zhì)量、低成本以及更短的產(chǎn)品上市周期等日益嚴(yán)峻的挑戰(zhàn)?？蓽y(cè)性設(shè)計(jì)通過(guò)提高電路的可測(cè)試性，從而保證芯片的高質(zhì)量生產(chǎn)和制造。借助于EDA技術(shù)，可以實(shí)現(xiàn)可測(cè)試性設(shè)計(jì)的自動(dòng)化，提高電路開(kāi)發(fā)工作效率，并獲得高質(zhì)量的測(cè)試向量，從而提高測(cè)試質(zhì)量、低測(cè)試成本。

半導(dǎo)體工藝的進(jìn)步以摩爾定率的速度推動(dòng)著集成電路產(chǎn)業(yè)的發(fā)展。隨著芯片的工藝尺寸越來(lái)越細(xì)，集成度越來(lái)越高，半導(dǎo)體工藝加工中可能引入越來(lái)越多的各種失效。傳統(tǒng)的利用功能仿真向量進(jìn)行生產(chǎn)制造芯片的后期測(cè)試，雖然有的工程師認(rèn)為由于充分測(cè)試過(guò)電路的功能，所以功能測(cè)試向量應(yīng)該可以滿足市場(chǎng)對(duì)產(chǎn)品質(zhì)量的需求，然而實(shí)際上功能測(cè)試向量還很不完備，亞微米、深亞微米制造工藝條件下，功能測(cè)試向量所能達(dá)到的測(cè)試覆蓋率只有50％到60％左右，測(cè)試的質(zhì)量得不到充分保證；另外功能測(cè)試向量的產(chǎn)生和運(yùn)行都十分昂貴；與此同時(shí)功能測(cè)試向量還不便于失效器件的故障診斷。

可測(cè)試性設(shè)計(jì)的內(nèi)容與EDA技術(shù)

半導(dǎo)體工藝中可能引入各種失效，材料的缺陷以及工藝偏差都可能導(dǎo)致芯片中電路連接的短路、斷路以及器件結(jié)間穿通等問(wèn)題。而這樣的物理失效必然導(dǎo)致電路功能或者性能方面的故障，對(duì)這些電學(xué)故障進(jìn)行邏輯行為抽象就稱為故障模型。例如，最常用的一種類型的電學(xué)故障可以抽象為單元中的信號(hào)狀態(tài)被鎖定在邏輯“0”或者邏輯“1”上(SA0或者SA1)，這種類型物理失效的抽象模式被稱為“Stuck-at”的故障模型；對(duì)于深亞微米制造工藝的芯片，其高性能的測(cè)試中還必須結(jié)合多種實(shí)速(at-speed)故障模型，包括躍遷故障模型、路徑延時(shí)故障模型和IDDQ故障模型等。

Stuck-at故障模型示例如圖1所示，其測(cè)試向量及測(cè)試結(jié)果的判斷如該真值表所示。通常情況下，多數(shù)工藝失效問(wèn)題都可以通過(guò)利用stuck-at故障模型測(cè)試到。

躍遷故障模型包括慢上升(Slow-to-Rise)和慢下降(Slow-to-Fall)兩種類型。我們以慢上升故障模型為例來(lái)說(shuō)明躍遷故障模型的測(cè)試。如圖2所示，觀測(cè)窗口是電路正常工作所允許的最大躍遷延遲時(shí)間，測(cè)試時(shí)如果在觀測(cè)窗口時(shí)間段內(nèi)撲獲不到期望的輸出，則認(rèn)為被測(cè)試節(jié)點(diǎn)存在躍遷故障。

路徑延時(shí)故障模型與躍遷故障模型類似，不同的是利用路徑延時(shí)故障模型測(cè)試的電路的某一路徑的集中延時(shí)情況。如圖3所示，路徑延時(shí)故障模型測(cè)試的對(duì)象是一條時(shí)序路徑，通過(guò)對(duì)路徑的輸入端賦值進(jìn)行觸發(fā)，然后在特定的觀測(cè)時(shí)間窗口內(nèi)、在路徑輸出端捕獲期望輸出。

IDDQ故障模型利用在電路穩(wěn)態(tài)情況下觀測(cè)電源的靜態(tài)漏電流的變化情況達(dá)到測(cè)試電路失效故障的目的。如圖4所示，如果電路的B節(jié)點(diǎn)存在SA1故障，晶體管N1處于常開(kāi)啟狀態(tài)，測(cè)試時(shí)會(huì)發(fā)現(xiàn)改變B節(jié)點(diǎn)的輸入激勵(lì)，電源的靜態(tài)漏電流的變化不大。

可測(cè)性設(shè)計(jì)(DFT)就是確保設(shè)計(jì)的電路具備更高的可測(cè)試性并且自動(dòng)產(chǎn)生高質(zhì)量的測(cè)試向量集；其目的就是為了確保ASIC/SOC芯片在生產(chǎn)制造之后，通過(guò)測(cè)試的產(chǎn)品都能夠正確無(wú)誤地工作?？蓽y(cè)性設(shè)計(jì)的內(nèi)容主要包括：1. 測(cè)試綜合：芯片設(shè)計(jì)過(guò)程中DFT在設(shè)計(jì)中自動(dòng)插入測(cè)試結(jié)構(gòu)，確保生產(chǎn)加工后的芯片易于測(cè)試。2. ATPG：利用EDA工具自動(dòng)產(chǎn)生可以在ATE上運(yùn)行的測(cè)試向量，利用EDA工具自動(dòng)診斷導(dǎo)致元器件失效的故障產(chǎn)生的原因。3. BIST：利用EDA工具自動(dòng)生成被測(cè)電路的測(cè)試用IP，完成測(cè)試序列生成和輸出響應(yīng)分析兩個(gè)任務(wù)，通過(guò)分析被測(cè)電路的響應(yīng)輸出，判斷被測(cè)電路是否有故障。

如圖5所示是DFT解決方案：對(duì)全掃描邏輯電路的測(cè)試，設(shè)計(jì)者可以選用Fastscan，對(duì)部分掃描邏輯電路的測(cè)試，設(shè)計(jì)者可以選用Flextest，對(duì)IP或宏模塊的內(nèi)建自測(cè)試，設(shè)計(jì)者也可以選用LBISTArchitect。對(duì)Memory的測(cè)試，設(shè)計(jì)者可以選用MBISTArchitect，也可以選用fastscan的子模塊功能Macrotest。采用邊界掃描電路的設(shè)計(jì)，設(shè)計(jì)者可以選用BSDArchitect。

測(cè)試綜合完成自動(dòng)插入全掃描或部分掃描的測(cè)試邏輯，大大增強(qiáng)了IC和ASIC設(shè)計(jì)的可測(cè)試性。它在設(shè)計(jì)過(guò)程的早期階段進(jìn)行可測(cè)性分析，在測(cè)試向量生成和掃描自動(dòng)綜合之前發(fā)現(xiàn)并修改違反測(cè)試設(shè)計(jì)規(guī)則的問(wèn)題，盡可能提高ATPG的效率并縮短測(cè)試開(kāi)發(fā)的周期。

測(cè)試綜合工具DFTAdvisor利用友好的圖形用戶界面引導(dǎo)完成可測(cè)性分析，執(zhí)行全面的測(cè)試規(guī)則檢查，完成并優(yōu)化掃描邏輯插入，保證在ATPG之前不存在任何遺留的可測(cè)性問(wèn)題。其主要特點(diǎn)如下：

1. 支持智能化的、層次化的測(cè)試邏輯的自動(dòng)化插入；

2. 通過(guò)密集的基于仿真的測(cè)試規(guī)則檢查(超過(guò)140條測(cè)試規(guī)則)來(lái)確保高效率的可測(cè)性分析；在設(shè)計(jì)的早期階段，發(fā)現(xiàn)并糾正設(shè)計(jì)中影響可測(cè)性的問(wèn)題；

3. 支持Mux-DFF、Clocked-Scan和LSSD掃描結(jié)構(gòu)；

4. 同時(shí)支持全掃描與部分掃描的識(shí)別與插入；提供了多種可選的部分掃描插入方式，并可自動(dòng)選擇部分掃描方式；

5. 通過(guò)自動(dòng)測(cè)試點(diǎn)插入與綜合來(lái)加強(qiáng)設(shè)計(jì)的可測(cè)性；

6. 通過(guò)插入測(cè)試邏輯電路來(lái)自動(dòng)糾正設(shè)計(jì)中違反可測(cè)性設(shè)計(jì)規(guī)則的部分；

7. 支持版圖層次上的掃描鏈單元的次序控制，以提高測(cè)試邏輯插入過(guò)程中的時(shí)序有效性；

8. 為后續(xù)的ATPG過(guò)程提供充分支持，生成ATPG工具要求的全部SETUP文件，可直接調(diào)用ATPG 工具確?？焖貲FT流程；

9. 支持UNIX平臺(tái)(Solaris, HP-PA) 及LUNIX操作平臺(tái)。