前言

FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）是由掩膜可編程門(mén)陣列和PLD（可編程邏輯器件）演變而來(lái)的，并將二者的特性結(jié)合在一起，使FPGA既有掩膜可編程門(mén)陣列的高邏輯密度和通用性，又有PLD的可編程特性。FPAG技術(shù)的發(fā)展使得單個(gè)芯片上集成的邏輯門(mén)數(shù)越來(lái)越多，能實(shí)現(xiàn)的功能越來(lái)越復(fù)雜。它以編程方便、集成度高、速度快等特點(diǎn)受到電子設(shè)計(jì)人員的青睞。人們可以通過(guò)硬件編程的方法設(shè)計(jì)和開(kāi)發(fā)ASIC（專(zhuān)用集成電路）芯片，極大地提高芯片的研制效率、降低開(kāi)發(fā)費(fèi)用。

通過(guò)應(yīng)用FPGA技術(shù)，較好地為“某型雷達(dá)告警設(shè)備”的配套檢測(cè)儀器實(shí)現(xiàn)了模擬雷達(dá)信號(hào)發(fā)生器ASIC芯片的設(shè)計(jì)，該芯片能夠提供“某型雷達(dá)告警設(shè)備”測(cè)試過(guò)程中所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)等，其中包括SA-6重頻信號(hào)、SA-2重頻脈沖及制導(dǎo)信號(hào)、SA-3重頻脈沖及制導(dǎo)信號(hào)、雷達(dá)脈沖視頻等。所設(shè)計(jì)的ASIC芯片的性能較為理想。

模擬雷達(dá)信號(hào)發(fā)生器的結(jié)構(gòu)

模擬雷達(dá)信號(hào)發(fā)生器的結(jié)構(gòu)如圖1所示?？梢钥吹?，模擬雷達(dá)信號(hào)發(fā)生器由連續(xù)波雷達(dá)模擬信號(hào)CW開(kāi)關(guān)、制導(dǎo)信號(hào)SA-2開(kāi)關(guān)、制導(dǎo)信號(hào)SA-3開(kāi)關(guān)、時(shí)鐘脈沖產(chǎn)生器、輸出1、輸出2和產(chǎn)生模擬雷達(dá)信號(hào)的控制芯片組成。上述開(kāi)關(guān)都是高電平有效，開(kāi)關(guān)的消抖動(dòng)電路放在控制芯片部分考慮。時(shí)鐘脈沖產(chǎn)生器由外部的晶體振蕩器產(chǎn)生一個(gè)頻率穩(wěn)定的1MHz時(shí)鐘脈沖，用來(lái)滿(mǎn)足信號(hào)脈沖寬度的要求?！癈W開(kāi)關(guān)”有效時(shí)，“輸出2”輸出連續(xù)波雷達(dá)達(dá)模擬信號(hào)；“SA-2開(kāi)關(guān)” 有效時(shí)，“輸出2”輸出SA-2的重頻脈沖，“頻脈沖，“輸出1”輸出SA-2的指令信號(hào)組；“SA-3開(kāi)關(guān)”有效時(shí)，“輸出2”輸出SA-3的重頻脈沖，“輸出1”輸出SA-3的指令信號(hào)。

ASIC芯片的設(shè)計(jì)

1芯片主要性能指標(biāo)

（1）產(chǎn)生連續(xù)波雷達(dá)模擬信號(hào)：重頻3012Hz，脈寬1μs±0.1μs；

（2）產(chǎn)生制導(dǎo)信號(hào)SA-2重頻脈沖：重頻2463Hz，脈寬0.5μs±0.1μs；SA-2指令信號(hào)組：重頻2463Hz，每秒132個(gè)單指令，44個(gè)指令組，指令脈寬1μs±0.1μs；

（3）產(chǎn)生制導(dǎo)信號(hào)SA-3重頻脈沖：重頻3497Hz，脈寬0.5μs±0.1μs；SA-3指令信號(hào)同SA-3重頻脈沖等。