改進(jìn)型DDC與DUC的FPGA實(shí)現(xiàn)方案相對(duì)于常規(guī)方案簡(jiǎn)化了算法模型、降低了資源消耗，增強(qiáng)了模塊的可靠性與可維護(hù)性，在進(jìn)行IQ調(diào)制/解調(diào)的同時(shí)，使得采樣率降為目標(biāo)采樣率的一半。DDC/DUC資源消耗情況如表1所示。

　　多相數(shù)字濾波器幅頻、相頻傳輸函數(shù)：

　　公式(3)、(4)表明I路與Q兩路具有相同的幅頻響應(yīng)，相頻響應(yīng)群延時(shí)相差Ts/2。

　　多速率抽取與插值模塊設(shè)計(jì)^[7-10]

　　TD-LTE協(xié)議規(guī)定基帶采樣率為30.72MHz，因此DDC之后只需采用一級(jí)半帶濾波器(Half-band Filter)，即可完成IF信號(hào)到基帶信號(hào)速率轉(zhuǎn)換，抽取器如圖5所示。

　　DUC之前采樣率為307.2MHz，因此，插值因子為10，需采用半帶濾波器與CIC(Cascaded-integrated-comb Filter)積分級(jí)聯(lián)梳妝濾波器相組合完成插值器功能，插值器如圖6所示。

　　其中，半帶濾波器設(shè)計(jì)應(yīng)滿足公式(5)、(6)、(7)要求，CIC濾波器設(shè)計(jì)應(yīng)滿足公式(8)要求。

　　半帶濾波器的沖激響應(yīng)h(k)除了零點(diǎn)(含奇數(shù)點(diǎn))不為零外，其所有的偶數(shù)點(diǎn)均為0，所以采用半帶濾波器實(shí)現(xiàn)采樣率變換時(shí)，只需一半的計(jì)算量，有很高的計(jì)算效率，特別適合于信號(hào)的實(shí)時(shí)處理。

　　H_I為積分器傳輸函數(shù)，H_C為梳妝濾波器傳輸函數(shù)，N為階數(shù)，R為插值因子，M為差分延遲。

　　積分級(jí)聯(lián)梳妝濾波器(CIC)僅利用加法器、減法器和寄存器，占用資源少，實(shí)現(xiàn)簡(jiǎn)單且速度高。歸一化后的抽取/插值半帶濾波器頻響如圖7所示。歸一化后的插值CIC濾波器頻響如圖8所示。