引言

隨著FPGA器件規(guī)模的不斷增加、封裝密度不斷提高，傳統(tǒng)邏輯分析儀在FPGA板級調(diào)試中的應(yīng)用日益困難。

為此，主流FPGA廠商相繼在其開發(fā)工具中增加了嵌入式邏輯分析儀(ELA) IP軟核，如Lattice在ispLEVER中提供的ispTRACY，Xilinx在ISE中提供的ChipScopePro，Altera在Quartus II提供中的Signal Tap II等。ELA在FPGA內(nèi)部預(yù)先設(shè)計探測點和測試邏輯，可在軟件工具的配合下對FPGA設(shè)計進(jìn)行較全面的測試。采用ELA，只需用JTAG下載電纜連接待調(diào)試的FPGA器件，占用FPGA的部分邏輯資源和內(nèi)部存儲器資源，無需傳統(tǒng)的邏輯分析儀就可以觀察FPGA的內(nèi)部信號和I/O引腳的狀態(tài)。

以我們開發(fā)的全彩LED同步顯示控制系統(tǒng)為例，該系統(tǒng)包括采集、傳輸、接收等模塊，F(xiàn)PGA為Altera Cyclone系列PQFP封裝的EP1C6Q240C8，邏輯單元(LE)數(shù)量為5980個，RAM大小為92160 bit。使用Quartus II軟件首次對設(shè)計文件進(jìn)行綜合布局和布線，將布線好的工程下載到FPGA板上運行時，全彩LED屏顯示效果非常差，圖像閃爍且左右移動。根據(jù)Quartus II編譯報告可以看出，該工程消耗的器件資源僅為26%，但是卻占用了90%的引腳，留給外部測試的引腳僅為10%，使得利用Quartus II內(nèi)部集成軟件測試的優(yōu)勢得以體現(xiàn)。為了找出設(shè)計缺陷，采用Signal Tap II采集到FPGA內(nèi)各個關(guān)鍵信號的波形，根據(jù)波形找出原因在于LED顯示屏接收板中的數(shù)據(jù)信號較控制信號形成了延時，造成了時序不匹配。

本文介紹的FPGA時序匹配設(shè)計方法，利用Quartus II軟件中的Signal Tap II采集FPGA內(nèi)部信號波形，通過比較分析采集的數(shù)據(jù)，可得出精確的延時信息。在Signal Tap II時序測試結(jié)果的指導(dǎo)下改進(jìn)了設(shè)計，經(jīng)實際電路的波形測試證明，LED顯示屏接收板中的數(shù)據(jù)信號與控制信號時序匹配良好。

Signal Tap II

Signal Tap II是Altera公司FPGA開發(fā)軟件Quartus II中的一個實用工具，能夠捕獲、顯示FPGA內(nèi)部節(jié)點或I/O引腳實時信號的狀態(tài)，幫助設(shè)計者在系統(tǒng)設(shè)計時觀察硬件和軟件的交互作用。

圖1為Signal Tap II嵌入式邏輯分析儀采集數(shù)據(jù)的原理框圖。其中CLK(采樣時鐘)和Trigger(觸發(fā)邏輯)可以根據(jù)需要設(shè)定。在Signal Tap II工作時，待測試信號在CLK的上升沿被嵌入式邏輯分析儀實時捕獲，經(jīng)FPGA內(nèi)部的RAM緩存后，通過JTAG接口傳送至Quratus II軟件中顯示。其中，RAM緩存方式有連續(xù)存儲和分段存儲。JTAG接口用的下載電纜包括USB Blaster、ByteBlasterMV、ByteBlaster II或MasterBlaster等。這些在Signal Tap II工作窗口可以靈活設(shè)置。

嵌入式邏輯分析儀捕獲數(shù)據(jù)的流程如圖2所示。首先判斷時鐘的上升沿是否滿足，不滿足繼續(xù)等待時鐘，滿足先捕獲前觸發(fā)數(shù)據(jù)，觸發(fā)級別滿足后，捕獲后觸發(fā)數(shù)據(jù)，然后清除數(shù)據(jù)，結(jié)束該捕獲流程。其中Signal Tap II最多可支持10級觸發(fā)級別。觸發(fā)級別高意味著可接收更復(fù)雜的數(shù)據(jù)獲取命令，提供更高的精度和問題解決能力。

使用Signal Tap II設(shè)計時序匹配電路

延時的產(chǎn)生

在LED全彩大屏同步顯示控制系統(tǒng)中，針對占空比控制亮度損失大的問題，在顯示驅(qū)動控制模塊設(shè)計中采用了分場疊加與占空比控制相結(jié)合的方法對存儲的圖像數(shù)據(jù)進(jìn)行分場掃描，實現(xiàn)了低亮度損失、800×512分辨率、256級灰度LED全彩大屏的顯示。其中，“分場疊加”是指：前端將一幅彩色圖像的數(shù)據(jù)按灰度級分解為多個位平面，終端根據(jù)不同位平面數(shù)據(jù)掃描不同的場次，在有限時間內(nèi)實現(xiàn)各場次的疊加，從而在LED全彩大屏上重建彩色圖像。

圖3為位面分離模塊在Quartus II軟件中生成的引腳圖。其中RGBdin[23..0]為輸入的顏色數(shù)據(jù)(R、G、B三種顏色各八位)，clkin156為輸入數(shù)據(jù)時鐘， clk_after85pc為延時后的使能信號，rst_bit_regroup為移位寄存器的復(fù)位信號，rst_mux為顏色位選擇器的復(fù)位信號， rgb_regroup_output[23..0]是經(jīng)過數(shù)據(jù)重組后輸出的數(shù)據(jù)。

“位面分離模塊”實現(xiàn)“分場存儲”功能，即將每個顏色的8比特數(shù)據(jù)(以256級灰度為例)按灰度級分類，分別存入存儲器的8個數(shù)據(jù)段中。位平面的分離需要時間，將帶來系統(tǒng)延時。圖4為利用Signal Tap II采集的輸入數(shù)據(jù)RGBdin[23..16]和輸出數(shù)據(jù)rgb_regroup_output[23..16]的波形關(guān)系。其中采樣時鐘設(shè)置為 clk38 (CRT顯示器分辨率為800×600，刷新頻率為60Hz，輸出的點時鐘為38MHz)，采樣深度設(shè)置為4K bit，則Signal Tap II采集波形時占用了16×4K=64K bit個存儲單元。

由圖4 (黑色亮線)可以看出，輸出數(shù)據(jù)在第9個時鐘(clk38)時由FF(高阻)變成有效數(shù)據(jù)。該模塊的輸出數(shù)據(jù)是送到外部存儲器中進(jìn)行緩存的，存儲器的寫使能信號為輸入數(shù)據(jù)的數(shù)據(jù)有效信號。由于該數(shù)據(jù)延時了9個clk38時鐘，存儲器的寫使能控制信號也應(yīng)延時9個clk38時鐘生效。

時序匹配設(shè)計及測試波形

基于D觸發(fā)器的延時功能，設(shè)計了如圖5所示的時序匹配模塊，解決了上述位面分離操作與寫存儲器控制信號的時序匹配問題。圖5中，flag為數(shù)據(jù)的有效信號標(biāo)志，高電平時數(shù)據(jù)輸出有效;Clk156為點時鐘38MHz的四倍頻時鐘，F(xiàn)lag_delay8和flag_delay9分別是flag延時8 個clk38時鐘和9個clk38時鐘的新的數(shù)據(jù)有效信號標(biāo)志。

根據(jù)理論計算，一個D觸發(fā)器會帶來一個clk156的時鐘的延時，那么要延時9個clk38的時鐘必須使用36個D觸發(fā)器。實際上，D觸發(fā)器固定的建立時間、保持時間，也會帶來系統(tǒng)延時。根據(jù)Signal Tap II采集的波形對D觸發(fā)器的個數(shù)進(jìn)行適當(dāng)?shù)膭h減，達(dá)到了精確的9個clk38時鐘的延時，最后的時序匹配模塊由34個D觸發(fā)器構(gòu)成。

圖6為時序匹配模塊的內(nèi)部框圖。D觸發(fā)器D端口接flag，clk端口接clk156，第30個和第34個D觸發(fā)器Q端口分別連接 Flag_delay8和flag_delay9。該時序匹配模塊采用四倍于clk38的clk156作為驅(qū)動時鐘，以確保延時信號的相位延時足夠精確。

圖7為Signal Tap II采集時序匹配模塊的波形輸出。其采樣時鐘為38MHz，采樣深度為4K bit。rgb_regroup_output[23..0]為位面分離后紅色輸出的數(shù)據(jù)。可以看出，輸出數(shù)據(jù)在flag_delay9的上升沿開始由 FFh(高阻)變成有效數(shù)據(jù)00h，達(dá)到了數(shù)據(jù)和控制信號的完全同步。

性能分析

把該時序匹配模塊加入工程，重新綜合布局布線，下載到全彩LED大屏同步顯示控制系統(tǒng)的接收板上，Quartus II編譯報告中除了占用部分內(nèi)部存儲器資源和LE資源，其它的(如I/O引腳的利用率)都沒有變化。觀察LED大屏顯示效果，圖像清晰穩(wěn)定，證明了該時序匹配模塊的可行性。

該時序匹配模塊僅為LED同步顯示控制系統(tǒng)中一個最簡單的模塊，用于示例說明嵌入式邏輯分析儀Signal Tap II在FPGA時序匹配設(shè)計中的應(yīng)用方法。應(yīng)用Signal Tap II還能解決各種各樣的問題，如外部存儲器的雙向數(shù)據(jù)口的實時波形檢測、驅(qū)動模塊的并串轉(zhuǎn)換波形等。使用Signal Tap II有如下優(yōu)點：

不占用額外的I/O引腳。利用Signal Tap II成功的采集了FPGA內(nèi)部信號的波形，如flag,flag_delay8,flag_delay9等都為FPGA內(nèi)部寄存器信號。

Signal Tap II為硬件板級調(diào)試工具，它采集的波形是工程下載后的實時波形，方便設(shè)計者查找引起設(shè)計缺陷的原因。

節(jié)約成本。Signal Tap II集成在Quartus II軟件中，無需另外付費。

使用Signal Tap II時應(yīng)注意：

用Signal Tap II 采集數(shù)據(jù)時，應(yīng)符合采樣定律，即采樣頻率必須是信號最大頻率的兩倍或更高，否則采集到的波形會失真或者是一條全低的直線。

采樣深度決定了每個信號可存儲的采樣數(shù)目，信號的數(shù)量和采樣深度的乘積不能超過所選FPGA芯片內(nèi)部RAM的大小，添加待觀察信號、設(shè)置了采樣深度后，可以根據(jù)Signal Tap II的Instance Manager 窗口觀察內(nèi)部存儲資源的使用情況。如果觀察的信號數(shù)量多，采樣深度設(shè)置受到限制，此時靈活設(shè)置觸發(fā)條件相當(dāng)必要。圖4和圖7采集的波形都是以設(shè)置 RGBdin[23..16]為00h為觸發(fā)條件，如圖4，7中的虛線所示。

Signal Tap II必須工作在JTAG方式，調(diào)試完成后應(yīng)將Signal Tap II文件移除，以免浪費FPGA資源。

結(jié)語

時序匹配是FPGA電路設(shè)計中的一個重要問題，介紹了一種應(yīng)用嵌入式邏輯分析儀Signal Tap II捕獲FPGA內(nèi)部信號波形的方法，通過比較分析采集的數(shù)據(jù)，可得出精確的延時信息，指導(dǎo)FPGA時序匹配的設(shè)計。

以LED全彩大屏同步顯示控制系統(tǒng)中顯示驅(qū)動控制部分的位面分離模塊為例，在嵌入式邏輯分析儀Signal Tap II的時序測試結(jié)果的指導(dǎo)下，設(shè)計一個由34個D觸發(fā)器構(gòu)成的時序匹配模塊，經(jīng)實際電路的波形測試證明，信號時序匹配良好。