四通道高速數(shù)據(jù)采集系統(tǒng)設計
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1．4 性能測試
由信號源產(chǎn)生系統(tǒng)時鐘和輸入信號，對高速數(shù)據(jù)采集系統(tǒng)進行性能測試，測試結(jié)果如圖3所示。其中，圖3(a)是本采集系統(tǒng)實物圖；圖3(b)為線性調(diào)頻信號經(jīng)高速采樣后恢復的時域波形圖；圖3(c)為80 MHz單點頻信號采樣頻譜圖，并給出了信噪比、無雜散動態(tài)范圍等指標測試值；圖3(d)為200 MHz帶寬內(nèi)各點頻信號測試信噪比(SNR)。從測試結(jié)果可以看出，本系統(tǒng)SNR大于40 dB，信號頻率相對純凈，滿足雷達系統(tǒng)的指標要求。本文引用地址：http://cafeforensic.com/article/193641.htm
2 高速PCB設計
2．1 電源地設計
電源地設計是高速PCB設計中最關鍵的技術。本系統(tǒng)存在著多種工作電壓，在設計時需將模擬和數(shù)字電路獨立供電，且數(shù)字電源與模擬電源之間加鐵氧體磁珠隔離，構(gòu)成無源濾波電路。并且同一電壓的不同電源品種采用星形連接進行隔離。另外，在電源輸入端放置一個100μF鉭電解電容，用來消除低頻噪聲，而在電路板每個集成電路的電源和地之間放置一個0．1μF的高頻貼片電容用于濾除高頻噪聲。由于電路中電壓品種較多，需要對電源層進行合理分割，使不同的分割塊與不同的電路單元相對應。
在高速電路中，需要設計大面積的接地層，因為接地層不僅為高頻電流提供了一個低阻的返回回路，而且由于接地層的屏蔽效應，減少了外界的電磁干擾對電路的影響。不同品種模擬地和數(shù)字地之間也通過鐵氧體磁珠進行隔離，為星形連接，最終通過一點連接在一起。值得注意的一點是，要使得信號通過盡可能短地回路從而減小電磁輻射。
2．2 阻抗匹配
終端匹配和阻抗控制是最簡單且有效的高速PCB設計技術。合理的使用終端匹配可以有效降低信號反射和振蕩。本電路設計中采取驅(qū)動端串行電阻，接收端使用差分電阻端接，并且對信號傳輸線進行阻抗控制。使高速信號傳輸路徑的阻抗盡量保持連續(xù)，從而減小信號畸變和反射。
2．3 抗干擾設計
串擾問題是高速電路設計中需要重點考慮的問題。簡單的減小串擾的方法可以通過增大信號走線的線間距來達到。另外，有一些特殊要求的信號線，如高速時鐘線，需要進行屏蔽設計，具體做法就是在其兩邊并行走兩條地線，這兩條地線需良好接地，時鐘芯片下面不要布線，否則將可能產(chǎn)生高頻干擾，從而使時鐘芯片輸出產(chǎn)生抖動。高速ADC的輸出數(shù)據(jù)線之間要求盡量等長，高速SRAM的數(shù)據(jù)總線采用等長設計，從而抑制PCB印制導線的串擾和輻射。
3 結(jié)論
本文詳細介紹了四通道高速數(shù)據(jù)采集系統(tǒng)的設計方案，以FPGA為核心，通過Verilog語言對ADC進行模式控制，采用FPGA內(nèi)部RAM與片外SRAM相結(jié)合的方式進行數(shù)據(jù)緩存，給出了實驗結(jié)果，并且闡述了本電路高速PCB設計要點。本系統(tǒng)已成功應用于某SAR中，并完成檢飛實驗。
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