在高端運(yùn)算(先進(jìn)的微處理器)和消費(fèi)電子(圖形和游戲芯片組)設(shè)備中采用的半導(dǎo)體器件一般通過(guò)高速串行總線(xiàn)接口提供高達(dá)6.4Gbps的數(shù)據(jù)率，例如PCI Express 和 HyperTransport。根據(jù)2005年的國(guó)際半導(dǎo)體發(fā)展路線(xiàn)圖(ITRS)，到2010年，10Gbps以及更高速率的接口將被廣泛采用。而業(yè)界一些專(zhuān)家預(yù)測(cè)在10年內(nèi)，數(shù)據(jù)率將高達(dá)20Gbps，因此一些基本方法必須改變。遠(yuǎn)端環(huán)回是一種極具成本效益的創(chuàng)新技術(shù)。通過(guò)有效地幫助半導(dǎo)體廠(chǎng)商降低測(cè)試成本并縮短新一代半導(dǎo)體的開(kāi)發(fā)周期，遠(yuǎn)端環(huán)回必將加速上述發(fā)展趨勢(shì)。

目前高性能集成電路方面正在發(fā)生的架構(gòu)改變將影響半導(dǎo)體產(chǎn)品的方方面面，包括從設(shè)計(jì)到終測(cè)和封裝。這一變化背后的驅(qū)動(dòng)因素有兩個(gè)：(1)不斷增加的數(shù)據(jù)帶寬需求；(2)功率管理方面的需求。這兩方面的需求正在驅(qū)使設(shè)計(jì)師對(duì)出入IC的數(shù)據(jù)傳輸方式作出根本的改變。

設(shè)計(jì)工具和制造工藝已經(jīng)改進(jìn)到可用邏輯門(mén)數(shù)量已經(jīng)不再是片上系統(tǒng)(SoC)性能的限制因素了。相反，性能限制因素主要是向芯片“內(nèi)核”傳送數(shù)據(jù)的速度，以及功率管理和熱管理。過(guò)去，可以通過(guò)增加并行總線(xiàn)帶寬來(lái)傳送較大的數(shù)據(jù)量，但這種方法在功耗、引腳數(shù)量、封裝以及PCB成本等方面都有缺點(diǎn)。
實(shí)際上由于互聯(lián)層之間的電容和電感特性，在現(xiàn)有的并行總線(xiàn)上傳輸高速數(shù)據(jù)時(shí)還面臨一些其它限制。當(dāng)線(xiàn)上的數(shù)據(jù)率高達(dá)約1Gbps時(shí)，上升時(shí)間、抖動(dòng)、通道間和分布式時(shí)鐘擺率特性等這些并行總線(xiàn)設(shè)計(jì)中固有的問(wèn)題將開(kāi)始成為關(guān)鍵的限制因素。

這些限制因素激勵(lì)著數(shù)據(jù)通信領(lǐng)域的數(shù)字設(shè)計(jì)工程師門(mén)在十年前就開(kāi)始考慮串行技術(shù)。通過(guò)在為數(shù)不多的串行信道(圖1)上實(shí)現(xiàn)非常高的數(shù)據(jù)率，他們發(fā)現(xiàn)數(shù)據(jù)量和功率預(yù)算要求都能得到滿(mǎn)足。高速串行總線(xiàn)(HSSB)的很多物理性能與并行總線(xiàn)不同。主要的差別包括：

對(duì)于發(fā)送和接收等量的數(shù)據(jù)來(lái)說(shuō)所需的連接點(diǎn)數(shù)量更少

串行總線(xiàn)為點(diǎn)對(duì)點(diǎn)連接，而傳統(tǒng)的并行總線(xiàn)則是多點(diǎn)對(duì)多點(diǎn)連接

串行總線(xiàn)為單向的數(shù)據(jù)通道，而傳統(tǒng)的并行總線(xiàn)則是雙向

串行總線(xiàn)的電壓擺幅小，可以支持更高速率的數(shù)據(jù)傳輸

串行總線(xiàn)采用差分信號(hào)，克服了影響低電壓擺幅的共模噪聲

與傳統(tǒng)的并行方式相比，串行的定時(shí)和數(shù)據(jù)捕獲方式有根本不同

圖1：采用高速串行總線(xiàn)的PC架構(gòu)。

高速測(cè)試方面的挑戰(zhàn)

在以不是太高的成本通過(guò)HSSB提供這些呈指數(shù)式增長(zhǎng)的傳輸速率方面測(cè)試公司將扮演關(guān)鍵的角色。像PCI Express I和II、HyperTransport 2.0和3.0、XAUI、XDR、RapidIO以及 InfiniBand這些高速接口將被越來(lái)越多地用來(lái)提供更高的數(shù)據(jù)率(圖2)。但是，高速數(shù)據(jù)總線(xiàn)帶來(lái)了一些很大的測(cè)試挑戰(zhàn)，在這里，傳統(tǒng)的功能測(cè)試和簡(jiǎn)單的可測(cè)性設(shè)計(jì)(DFT)方法學(xué)不再適用。在高端自動(dòng)測(cè)試設(shè)備(ATE)平臺(tái)上的傳統(tǒng)“功能”測(cè)試流程能夠提供很全面的測(cè)試覆蓋，但這些經(jīng)過(guò)生產(chǎn)驗(yàn)證的方法存在較大的缺點(diǎn)，比如成本較高，測(cè)試編程復(fù)雜。此外，每個(gè)引腳的成本隨著高速數(shù)據(jù)應(yīng)用中總線(xiàn)速率的升高而升高，這也使得傳統(tǒng)的功能測(cè)試方法漸不可行。

圖2：到2010年數(shù)據(jù)率將超過(guò)10 Gbps，因此測(cè)試行業(yè)需要創(chuàng)新的測(cè)試方法來(lái)克服高速總線(xiàn)方面的挑戰(zhàn)。

于是制造商們又轉(zhuǎn)向能夠?qū)崿F(xiàn)更全面和成本優(yōu)化的高速總線(xiàn)測(cè)試的環(huán)回技術(shù)(即：利用設(shè)備本身提供測(cè)試數(shù)據(jù)然后接收返回到設(shè)備的數(shù)據(jù)進(jìn)行確認(rèn))。圖3 給出了一個(gè)簡(jiǎn)化的PCI Express通道以及可能不同的環(huán)回位置，從有助于晶圓探測(cè)的純內(nèi)部環(huán)回點(diǎn)，到被測(cè)器件(DUT)外面的環(huán)回位置。環(huán)回測(cè)試非常有效，不過(guò)實(shí)現(xiàn)的方式也非常重要，因?yàn)橐紤]高速信號(hào)的典型損耗預(yù)算。損耗預(yù)算決定了可接受的信號(hào)劣化的程度，它通常需要考慮三個(gè)因素，即發(fā)射器，接收器和內(nèi)部互聯(lián)，所有這幾項(xiàng)都將劣化信號(hào)的“眼圖”，從而影響測(cè)試覆蓋率。

圖3：在簡(jiǎn)化的PCI Express單通道中可能的環(huán)回位置。

迄今為止，像“近端環(huán)回”這類(lèi)替代性DFT技術(shù)已經(jīng)為高端消費(fèi)電子和運(yùn)算應(yīng)用方面的測(cè)試設(shè)備帶來(lái)了良好的成本效益(通過(guò)ATE中的簡(jiǎn)化編程和降低投資)。目前的近端環(huán)回技術(shù)簡(jiǎn)單并具成本效益，不過(guò)在解決像抖動(dòng)、信號(hào)變化以及導(dǎo)致測(cè)試不完整甚至漏測(cè)的協(xié)議性能等問(wèn)題方面卻無(wú)能為力。近端環(huán)回技術(shù)可以通過(guò)在I/O引腳之間創(chuàng)建通路而被設(shè)置到被測(cè)器件中。但是，在覆蓋率方面，其固有的低成本和簡(jiǎn)單性將大打折扣。它沒(méi)有參數(shù)測(cè)量，缺乏信號(hào)控制，具有較低的與信號(hào)完整性或誤碼相關(guān)的故障發(fā)現(xiàn)概率等。例如，一個(gè)簡(jiǎn)單的內(nèi)部環(huán)回，或負(fù)載板環(huán)回，將使一個(gè)邊際接收器“隱藏”在強(qiáng)健發(fā)射器的陰影中，并通過(guò)環(huán)回測(cè)試。在較低的速率上都存在這些不確定性的時(shí)候，如果許諾3Gbps以上的覆蓋率將是冒險(xiǎn)的方式。于是，半導(dǎo)體制造商需要尋找新的DFT技術(shù)來(lái)對(duì)影響器件和系統(tǒng)性能的關(guān)鍵變量實(shí)現(xiàn)靈活全面的測(cè)試。

遠(yuǎn)端環(huán)回的優(yōu)點(diǎn)

處于兩種極端之間，像遠(yuǎn)端環(huán)回這樣的創(chuàng)新技術(shù)將DFT的靈活性與較深入的功能測(cè)試診斷結(jié)合在一起。這種遠(yuǎn)端環(huán)回在Credence Systems公司的Sapphire D-6432DFT儀器中得到了有效實(shí)現(xiàn)。Sapphire D-6432DFT儀器是業(yè)界首套高速串行總線(xiàn)方面的集成測(cè)試解決方案。該方案結(jié)合了全速環(huán)回測(cè)試、抖動(dòng)測(cè)量、注入測(cè)量，還有掃描/功能測(cè)試以及直流參數(shù)測(cè)量，所有功能都位于一個(gè)單獨(dú)的插件中。更好的是，它提供了帶有可編程信號(hào)劣化功能的遠(yuǎn)端環(huán)回，這為測(cè)試工程師賦予了很大的靈活性，使得他們可以將DUT DFT/圖形產(chǎn)生器插入到盡可能遠(yuǎn)的上游端。其結(jié)果是實(shí)現(xiàn)了更高的測(cè)試覆蓋率(與其他環(huán)回方法相比)。圖4中顯示的是利用DUT主圖案(master pattern)產(chǎn)生器在一個(gè)單獨(dú)的PCI Express通道上的一個(gè)簡(jiǎn)單實(shí)現(xiàn)，其中D-6432DFT提供遠(yuǎn)端環(huán)回。

圖4：利用內(nèi)部DUT DFT實(shí)現(xiàn)數(shù)據(jù)包產(chǎn)生、帶可編程信號(hào)劣化功能的遠(yuǎn)端環(huán)回可以完成高速通道的端到端測(cè)試。

D-6432DFT提供了比同類(lèi)產(chǎn)品高四倍的密度，為制造商提供了一項(xiàng)突破性的DFT方法，從而大大減少了半導(dǎo)體器件的總成本和上市時(shí)間。與需要數(shù)倍投資卻僅能測(cè)試有限幾個(gè)通道的其他方案不同，D-6432DFT整合了大量的功能，可以在一臺(tái)儀器上測(cè)試多達(dá)16個(gè)環(huán)回對(duì)。這套儀器是與微處理器制造商Advanced Micro Devices (AMD)公司合作制造的，該公司的工程師們將獲獎(jiǎng)的Sapphire平臺(tái)與D-6432DFT整合在一起，加快了該公司最新型產(chǎn)品的測(cè)試時(shí)間和上市時(shí)間。各地生產(chǎn)線(xiàn)上在用的D-6432DFT儀器已有200多套，這些儀器基于驗(yàn)證過(guò)的Sapphire平臺(tái)，其全球用戶(hù)數(shù)量已達(dá)上百個(gè)。

利用D-6432DFT可以使DUT與智能的測(cè)試設(shè)備通信，從而首次實(shí)現(xiàn)了高速總線(xiàn)的生產(chǎn)級(jí)測(cè)試。測(cè)試工程師在編程信號(hào)劣化性能以便器件的發(fā)射和接收通道留出更多余量方面具有很大的靈活性，還能夠在一個(gè)具有成本效益的生產(chǎn)環(huán)境中實(shí)現(xiàn)抖動(dòng)容差和抖動(dòng)傳輸方面的測(cè)試。

這類(lèi)環(huán)回提供了以下一些重要優(yōu)點(diǎn)：

提供了能夠側(cè)重電壓和時(shí)間域眼圖的信號(hào)控制

增加了對(duì)信號(hào)完整性和誤碼靈敏度的測(cè)試覆蓋

儀器中整合了抖動(dòng)注入和抖動(dòng)測(cè)量

覆蓋了損耗預(yù)算所有的三個(gè)部分

接收和發(fā)射通道可以被用來(lái)向內(nèi)核邏輯和協(xié)議棧提供測(cè)試向量

可以訪(fǎng)問(wèn)器件引腳實(shí)現(xiàn)全面的直流參數(shù)測(cè)試

很明顯，呈指數(shù)式增長(zhǎng)的總線(xiàn)速度給電路板的設(shè)計(jì)到生產(chǎn)帶來(lái)了根本轉(zhuǎn)變。重要的是要記住絕大多數(shù)器件都還有其他一些信號(hào)，甚至符合傳統(tǒng)接口標(biāo)準(zhǔn)的其它總線(xiàn)。一些器件同時(shí)使用幾種由不同協(xié)議和信令規(guī)范支持的高速總線(xiàn)已經(jīng)是常見(jiàn)的事情了。實(shí)際上，正是技術(shù)和時(shí)間域的結(jié)合才使得這些器件功能如此強(qiáng)大，也使設(shè)計(jì)、調(diào)試和測(cè)試變得更加困難。在快節(jié)奏環(huán)境中，通過(guò)提供創(chuàng)新產(chǎn)品和解決方案來(lái)幫助用戶(hù)以更低的成本和更低的風(fēng)險(xiǎn)進(jìn)一步優(yōu)化和加速他們的最新測(cè)試技術(shù)，測(cè)試公司將扮演重要的領(lǐng)導(dǎo)角色。