數字鎖相環(huán)^[4](DPLL)位同步器具有體積小、成本低、可靠性高等優(yōu)點，避免了模擬器件所固有的溫漂、VCO非線性、器件易飽和等缺點，因而在同步數字通信系統(tǒng)中得到廣泛的應用。數字鎖相環(huán)位同步器原理框圖如圖3所示。

　　數字鎖相環(huán)主要由高穩(wěn)定的晶振、分頻器、相位比較器、序列濾波器和控制器組成。位同步時鐘由晶振和分頻器分頻后產生。如果位時鐘信號超前于接收碼元相位躍變時，則扣除脈沖門減去一個計數脈沖，進而使本地時鐘相位減少一個時間間隔。這個時間間隔是由分頻器的最小時間間隔決定。相反，則加上一個計數脈沖，使本地時鐘前進一個時間間隔。這種方法的優(yōu)點是不需要專門提供位同步信號，缺點是接收基帶信號不能出現長串“0”和“1”，否則會導致鎖相環(huán)失鎖。圖3中的序列濾波器可以濾除噪聲的干擾，降低由轉換時間產生的隨機抖動。數字鎖相環(huán)是目前使用較多的一種技術，具有工作頻率高、寬帶寬、頻譜質量好、控制靈活、體積小和成本低等優(yōu)點，但是其頻率分辨率低、頻率建立時間長、相位噪聲性能較差和碼率適應性差。全數字接收機的插值法位時鐘恢復的結構框圖如圖4所示。

　　要計算出正確的內插值，需要知道正確的插值基點和小數插值間隔，這是由插值控制器來計算^[4-5]的。理想的插值濾波器是非因果的，物理上是不可實現的。因為它需要無窮多個信號樣值點。實際上，也沒有必要在解調中完全恢復接收信號r(t)的任何時刻的值。常用的內插濾波器有線性內插器、拉格朗日內插器和最佳低通濾波器構成的內插器。線性內插器要求兩個樣值點參與運算，而拉格朗日內插器需要多個樣值點參與運算，所以拉格朗日內插器性能要優(yōu)于線性內插器。多項式內插器適合基帶信號的樣點速率超出其奈奎斯特速率多倍的情況，而由最佳低通濾波器構成的內插器更適合于基帶信號的樣點速率大于其奈奎斯特速率的情況。

2.2 簡單數字位同步器的設計

　　直接法提取位同步時鐘的方法主要是通過接收數據有碼元0和1變換進行計算得到碼元最佳采樣時刻。由圖1和圖2可以看出，平方根升余弦成形濾波器近似為Sinc函數，經過脈沖成形后的碼元數據近似為升余弦的形狀。對于單個碼元1來說，理想情況是采樣時刻是成形濾波器最大值。在FPGA實現時，運算速度和精度會限制其性能。特別是，通過內插來恢復數字位同步時鐘的方法運算量大，所占硬件資源多，會限制芯片的應用。

　　假設接收端第i個碼元的數字信號表示為，對每個碼元的采樣點數M進行統(tǒng)計求取最大值作為這個碼元的最佳采樣點，送入判決器。具體實現如圖5所示。

　　在圖5中，最佳采樣點位置。

3 仿真結果

　　多進制移相鍵控(MPSK)具有較高的頻帶利用率，在高數據率通信系統(tǒng)中得到廣泛的應用。對所涉及的簡單位同步器在QPSK通信系統(tǒng)中進行仿真，碼元周期為0.1μs，每個碼元采樣率是碼率的8倍，平方根升余弦濾波器采用如圖1所示(滾降因子為0.5)設計，一幀數據包含128個符號，這里對每幀數據進行統(tǒng)計來尋找最佳采樣點。圖6和圖7分別給出了理想信道和加性高斯白噪聲信道下基帶信號經過匹配濾波器后的最佳采樣信號(左圖)和偏移最佳采樣點一個位置的信號星座圖(右圖)。由圖6和圖7可以看出，最佳采樣的信號星座圖比非最佳采樣的信號星座圖更緊湊。這也證明了最佳采樣位置的正確性。

　　對QPSK系統(tǒng)的性能仿真圖如圖8所示。由圖8可以看出，所提到的位同步器誤比特曲線與理論曲線相重合，并無性能損失。而非最佳位置采樣的誤比特率比最佳位置采樣的誤比特損失約1dB。因此，這種同步方法具有可實現性和正確性。

4 結論

　　本文所提的位同步算法是直接從數字信號中提取位同步信號，而不需要數字鎖相環(huán)和插值濾波器等模塊，因而具有實現簡單，復雜度低，性能優(yōu)良等特點。但是，這種位同步器的應用具有一定的局限性，它只能用在具有脈沖成形模塊和接收端高倍采樣的系統(tǒng)中。

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本文來源于中國科技期刊《電子產品世界》2016年第8期第46頁，歡迎您寫論文時引用，并注明出處。