摘要：使用分立元件搭建的新型超高頻讀寫器方案設計靈活，相比于一些讀寫器使用集成芯片，這種方法可以大大縮減設計成本，且其性能毫不遜色于市面上大多數(shù)讀寫器。讀寫器系統(tǒng)包括了軟件和硬件兩部分，在這里重點講述其硬件電路的設計并同時介紹軟件系統(tǒng)的實現(xiàn)。系統(tǒng)的硬件主要包含了基帶信號的處理部分和射頻前端，在處理器上配套運行的軟件系統(tǒng)主要包括了協(xié)議處理、編解碼、硬件系統(tǒng)的控制以及與上位機的通信。
關鍵詞：射頻識別；超高頻；讀寫器；檢波

射頻識別(RFID)技術是一種興起于上世紀末并在最近幾年飛速發(fā)展的高新技術，它普遍應用于我們社會生活當中的各個領域，對人們的生活方式產生了深刻的影響。尤其對于低頻(LF)和高頻(HF)射頻識別的技術已經非常成熟，其快速、安全的讀寫方式讓其在學校圖書館、銀行、公交車等各機構和場所得到了廣泛應用，最近新興的近場通信(NFC)技術，其基本原理也是高頻射頻識別技術。但是低頻和高頻的讀寫距離最遠不超過20 cm，大大限制了其在某些特殊領域的應用，比如倉儲、物流、ETC等等這些需要遠距離讀寫的場合。而超高頻(UHF)射頻識別技術作為現(xiàn)代科技的前沿，具有遠距離快速通信和小體積、低成本標簽這些優(yōu)勢，無疑使其非常適合這些特殊場所的應用。但我們知道，UHF射頻識別技術并沒有真正推廣開來，除了技術方面的瓶頸以外，高昂的讀寫器成本也是其推廣受限的關鍵因素之一。如果能夠開發(fā)出低成本、高性能的讀寫器勢必將對推動UHF射頻識別技術的廣泛應用起到積極的作用。文中主要介紹了一種基于EPCClass1 Gen2標準的低成本、高性能讀寫器的設計與實現(xiàn)。

1 超高頻射頻識別協(xié)議標準概述
實際上，射頻識別有很多種可以實現(xiàn)的方式，這也就意味著它有多種標準，目前應用比較廣的標準是由EPCglobal組織提出的“EPC Rad io-frequency Identification Protocols Class1 Generation2 UHF RFID protocol for coInlnunication at 860—960 MHz”協(xié)議。簡寫成EPC C1 G2．該標準定義了UHF RFID讀寫器和標簽之間的空中接口以及通信命令。從標準中我們了解到，UHF RFID應用中的標簽是以一種無源的方式工作，也就是說標簽工作的能量完全由與其通信的讀寫器來提供。協(xié)議規(guī)定讀寫器和標簽之間的通信是半雙工的方式，而無源的標簽所需的能量又只能從讀寫器發(fā)射的電磁波中獲取，所以在整個通信過程中，讀寫器在發(fā)送完命令后將繼續(xù)發(fā)射射頻載波以提供標簽所需的能量。協(xié)議中還規(guī)定了讀寫器發(fā)送信息可以使用的調制方式以及編碼方法。調制方式主要是雙邊帶幅移鍵控(DSB—ASK)、單邊帶幅移鍵控(SSB—ASK)以及相位反轉幅移鍵控(PR—ASK)；因其無源的工作方式，編碼使用了PIE編碼，這樣可以最大限度提供標簽能量。讀寫器接收到的標簽信息是由標簽反射調制發(fā)送過來的，調制方式和讀寫器一樣，其編碼可使用FMO或者米勒(miller)編碼來實現(xiàn)。我們在實際設計和制作這款讀寫器時只使用了DSB-ASK的調制方式，讀寫器發(fā)送PIE編碼的信息，而標簽返回的是FMO編碼的信息。

2 讀寫器硬件設計
讀寫器硬件系統(tǒng)主要包括電源、基帶處理和射頻前端3部分，射頻前端又可細分為發(fā)射鏈路和接收鏈路，其硬件系統(tǒng)框圖可如下圖1所示。

其工作過程如下：首先微處理器(MPU)根據協(xié)議進行基帶處理(主要是對發(fā)送協(xié)議規(guī)定的命令進行編碼)，然后將編碼之后的基帶信號送入調制器進行調制，由于調制器輸出的功率受到限制，無法滿足我們遠距離讀寫要求，故中間我們還需要加入射頻功放以將輸出的功率放大到30 dBm以上，最后通過天線輻射出去。當標簽在通信距離范圍內時，收到讀寫器的命令后將會回復讀寫器，其返回的信息通過同一個天線進入讀寫器的接收鏈路，讀寫器對接收到的標簽信號進行檢波、放大，并送入處理器進行解碼和識別。
2．1 發(fā)射鏈路
設計中，發(fā)射鏈路主要由射頻發(fā)送器(調制器)、射頻功放和射頻開關所組成，選擇了德州儀器(TI)的CC1101芯片作為我們的射頻發(fā)射器，它將微處理器送過來的基帶信號進行調制并可提供最大27 dBm的輸出。為了獲得更大的功率輸出，在CC1101后面添加了RFMD公司的RF5 110G射頻功放，由于功放本身的輸入射頻特性，控制了CC1101的功率輸出，使其僅輸出4 dBm作為功放的輸入，以使射頻功放的輸出功率達到最大?？紤]到實際應用中可能會有多天線的需求，在設計時使用了射頻開關，通過單片機的數(shù)字控制可以進行4個通道的切換。由于發(fā)射鏈路各模塊使用的都是集成芯片，實現(xiàn)將相對較為容易。
2．2 接收鏈路
接收鏈路是本次設計的關鍵部分，也是本次設計難點所在。因為讀寫器在標簽返回信號時一直在發(fā)送載波信號，在單天線收發(fā)系統(tǒng)中這些強的載波信號難免要泄露到接收鏈路，對接收鏈路造成影響。通常的解決辦法是在發(fā)送和接收之間加上環(huán)形器或者定向耦合器，減小載波功率的泄露，但是這樣一方面增加了讀寫器的成本，另外環(huán)形器和定向耦合器又存在本身的缺陷，比如環(huán)形器隔離度不夠大，定向耦合器又對輸出功率衰減太多等。在查閱了相關文獻并參考市面上某些公司的讀寫器之后，我們實際設計和實現(xiàn)了一種四通道、檢波二極管接收機方案。圖2顯示了市面上常用兩種低成本檢波二極管方案的讀寫器，兩種方案都是由兩個二極管組成的雙通道檢波方案，其中上面那種方案兩二極管之間相差λ／4電長度，兩通道接收到的信號檢波輸出的基帶是差分信號，這種方案會存在讀寫盲區(qū)，也就是說標簽在讀寫距離內某些位置會存在讀寫不到的情形。下面那種方案是針對讀寫盲區(qū)的一種改進，因為兩二極管相差λ／8電長度使其兩通道輸出的是正交信號，在一個通道讀寫不到的情形下，另外的通道信號幾乎達到最大，有效的避免了盲區(qū)，但是這種方案存在靈敏度低、讀寫距離近等缺點(詳細原因及計算可參考文獻)。圖3展示了我們設計的新型讀寫器接收機方案，這種方案使用四通道檢波二極管實現(xiàn)檢波，完美地解決了讀寫盲區(qū)和靈敏度低的問題。如圖所示，每2個二極管之間相差λ／8電長度，這樣D1和D3以及D2和D4之間都是相差λ／4電長度，這使得其構成了兩路差分信號，可以很好的提高靈敏度，降低噪聲的干擾。另外，兩路差分信號實際上組成了I／Q結構，也就是說這樣的正交組合可以完全避免盲區(qū)的存在。

實際上，為了進一步提高讀寫器的靈敏度，增加讀取標簽的距離，本次設計的檢波二極管并非如圖所示的單個二極管，而是使用了AVAGO公司的串聯(lián)二極管組成的全波整流電路，如圖4所示是設計中使用的檢波電路，這種電路相比使用單個檢波二極管其輸出電壓可以增加一倍。

如圖4中所示，C1作為耦合電容可以將讀寫器發(fā)送的載波信號以及標簽返回的信號耦合到檢波電路。因為標簽返回的信號與讀寫器發(fā)送的載波信號同頻，故耦合的少量載波信號可以作為二極管混頻器的本征信號，正好實現(xiàn)將標簽返回的信號下變頻至基帶信號。電阻R一方面提供了電流通路，另外一方面他可以使整個檢波電路輸入阻抗與50 Ω傳輸線失配以減小讀寫器發(fā)送射頻信號在傳輸線上的衰減。電感L和電容C2構成了一個無源低通濾波器抑制高頻信號對后續(xù)電路的影響。在遠距離通信時，標簽返回到讀寫器的信號非常小，振幅甚至低于1 mV，如此小的信號我們必須要放大以后才能予以處理。為了降低成本，采用分立的BJT晶體管搭建了兩級差分放大器，實現(xiàn)了將近60 dB的增益放大，并且擁有較好的信噪比。放大后的模擬信號需要經過模數(shù)轉換才能提供給微處理器進行基帶信號處理，我們使用了一個比較器通過設置合適的閾值實現(xiàn)了模數(shù)轉換。由于電路以及周圍環(huán)境的干擾和噪聲，通過比較器的模擬波形必然受到影響，導致比較器輸出的數(shù)字波形存在毛刺。為了解決這個問題，我們在第一級比較器之后加上一個無源低通濾波器，并將輸出接入一個遲滯比較器，很好的解決了干擾問題，獲得MPU可以正確解碼的數(shù)字波形。
2．3 基帶處理部分
實際上，對于一個讀寫器集成芯片來說，其協(xié)議處理和編解碼模塊都是集成在芯片內部的。然而對于分立元件搭建的讀寫器來說，可以使用微處理器或DSP等芯片利用軟件的辦法來實現(xiàn)協(xié)議的處理和編解碼，這樣大大降低了硬件系統(tǒng)的復雜程度，同時降低了設計成本。當然，選擇微處理器時首先得考慮到的是其處理速度以及存儲器容量，因為根據協(xié)議的要求，通信鏈路信號的基帶頻率最高可達640 kHz，處理器在接收通信數(shù)據的同時還要運行各種算法實現(xiàn)通道選擇、編解碼和協(xié)議處理等操作，如果處理器的運算速度不夠快將不能滿足的需求。根據實際設計，考慮成本或性能因素時可靈活選擇。本次設計我們使用了STM32F207微處理器芯片，在通信鏈路頻率為80 kHz時能夠很好的工作，且提供了整個讀寫器系統(tǒng)的控制信號。
2．4 電源部分
由于本讀寫器系統(tǒng)應用于UHF頻段，噪聲是考慮的重中之重，為了減少不必要的干擾，我們犧牲了一定的電源效率，全部利用LDO電源方案而不使用開關電源方案，實現(xiàn)也相對較為簡單，不再贅述。

3 讀寫器的軟件部分
通過合理設計的軟件可以幫助我們很好的降低成本和硬件系統(tǒng)的復雜度，在選取的處理器芯片上，設計了與硬件系統(tǒng)配套的軟件，其主要模塊如圖5所示，包括了系統(tǒng)控制模塊、協(xié)議處理模塊、編解碼模塊以及和上位機的接口通信模塊。

4 測試結果
為了驗證的設計，實際制作了這款讀寫器并進行了調試和測試，圖6所示是本次設計的讀寫器實物圖片。讀寫器工作在902～928 MHz，按照前述協(xié)議部分的介紹予以測試，天線口的輸出功率可達30 dBm，標簽在6 m左右可以穩(wěn)定讀取，最大可讀取8 m遠的標簽。對于協(xié)議中規(guī)定的多讀卡器環(huán)境以及多標簽環(huán)境的抗沖突均屬于軟件范疇，未予以測試。

5 結束語
實際上本次讀寫器的設計并未單純的追求低成本或者高性能，而是在兩者的矛盾中做了折中處理，但是已經能很好的滿足大多數(shù)應用需求。此設計更可以作為讀寫器設計的一個模板，根據不同的應用需求替換其中的關鍵元器件，無論從性能或者從成本上均可以設計滿足自己需求的產品。