該篇將分析對象限定為一個DAC，其中的輸出緩沖器在正常模式下被加電：零量程或中量程。文章將分析一下DAC輸出在高阻抗模式中被加電的情況。同時提出一個針對加電毛刺脈沖的數(shù)學模型，隨后給出一個盡可能減少此毛刺脈沖的電路板級解決方案。

原理

圖1：DAC8760高精度DAC輸出級

這個分析與沒有加電毛刺脈沖減少 (POGR) 電路的DAC有關(guān)。第一部分列出了影響加電毛刺脈沖的因素。當DAC在電源斜升期間加電至高阻抗模式時，這個加電毛刺脈沖也可被視為一個在DAC的電壓輸出 (VOUT) 引腳上逐步累積形成的瞬態(tài)電荷。這個電荷積聚是由電源引腳，通過芯片內(nèi)部和外部的寄生電容，到VOUT 引腳的電容耦合造成的。需要注意的是，與加電毛刺脈沖相比(第一部分)，這個毛刺脈沖本質(zhì)上說是AC毛刺脈沖。因此，它的幅度取決于電源斜升時間。在大多數(shù)多電源芯片中，數(shù)字電源和基準引腳有一個到VOUT 引腳比較弱的寄生路徑。因此，這些引腳不是造成加電/斷電毛刺脈沖

的主導原因。

圖2：高精度DAC輸出級模型

DAC輸出級中的NFET/PFET晶體管的尺寸要遠遠大于其它開關(guān)，這是因為這個輸出級被設(shè)計用于特定的負載驅(qū)動。因此，這些FET的寄生電容要遠高于其它片上組件的寄生電容。圖1顯示的是一個典型高精度DAC輸出級 (DAC8760) 的簡化圖。在這個圖中，假定輸出級和芯片的數(shù)字內(nèi)核分別具有單獨的電源。反饋節(jié)點上放置的二極管用來保護增益/斷電網(wǎng)絡中的晶體管。

數(shù)學分析

如圖所見，進入VOUT 引腳的主要寄生電容是VOUT 結(jié)合線、引線和輸出FET的寄生電容的組合值。在這個假設(shè)下，DAC輸出引腳可被建模為一個簡單的電容分壓器。圖2中的經(jīng)簡化模型在反饋節(jié)點和VREF/AGND之間使用2個二極管。由于這些二極管代表了一個FET(圖1)，在以后的分析中，這些二極管上的壓降可被忽略不計。

被放置在反饋節(jié)點與VREF/GND之間的反饋電阻器 (RFB) 和FET限制了毛刺脈沖數(shù)量級的上限和下限。在這個條件下，可被觀察到的最大加電/斷電毛刺脈沖被限制在VREF和GND之間。

假定AVDD和AVSS的電源斜升時間是一樣的，我們可以將這個毛刺脈沖 (VOUTGL) 分為兩個區(qū)域：

在這里，VOUTGL 是毛刺脈沖的大小，CPARP、CPARN 和CL 分別是寄生電容和負載電容。AVDD/AVSS = 電源，VREF = 基準電壓，RL = VOUT 引腳上的負載，RFB = 芯片內(nèi)的反饋電阻器，而dt = 針對AVDD/AVSS電源的斜升時間。

最大負加電/斷電毛刺脈沖被限制在AGND的一個二極管壓降之內(nèi)。例如，CPARP 和CPARN 的典型值大約為150pF。使用單電源運行時，其中AVSS = 0V, AVDD = 15V, VREF = 5V, RL = 50 M, 以及dt = 70 msec，經(jīng)計算，毛刺脈沖的幅度大約為1.5V。圖3顯示的是DAC8760器件在這些條件下，加電/斷電毛刺脈沖的測量曲線圖。

盡可能減少加電/斷電毛刺脈沖

圖3：DAC8760 VOUT加電毛刺脈沖，無負載。

讓我們來深入研究一下盡可能減少加電/斷電毛刺脈沖的一些方法。在方程式 (1) 和 (2) 中，我們看到這些方程式中的某些項是常量。例如，寄生電容是器件寄生效應的函數(shù)。電源電壓由應用需求決定。斜升時間由電源設(shè)計確定。剩下的數(shù)據(jù)項只有相對于電源的負載阻抗和VREF的排序。這就形成了減少加電/斷電毛刺脈沖的2個主要方法：電源排序與負載。

電源排序

圖4：數(shù)據(jù)表技術(shù)規(guī)格示例

電源排序是指以特定的順序，用不同的電源為芯片加電/斷電。對于DAC8760來說，由于加電/斷電毛刺脈沖直接與VREF成比例，在AVDD/AVSS之后為VREF加電可以極大地減少這個毛刺脈沖。這個解決方案可以在對電源和基準電壓進行單獨控制時使用。

外部阻性負載

方程式 (1) 中的分母由一個電容數(shù)據(jù)項 (CPARP + CPARN + CL) 和一個電導數(shù)據(jù)項 (1/RL) 組成。這就形成了幾個盡可能減少毛刺脈沖的方法：增加電容負載 (CL)、或者減少阻性負載 (RL)。增加電容負載會對整個系統(tǒng)的帶寬產(chǎn)生不利影響。它還會影響輸出放大器的穩(wěn)定性。因此，不建議使用這個方法來實現(xiàn)毛刺脈沖最小化。

相對于電容數(shù)據(jù)項，電導數(shù)據(jù)項 (1/RL) 對于毛刺脈沖會有更大影響。例如，針對CPARP 和CPARN 測得的電路板電容值大約為150pF。在電阻負載 (RL) 為10k，典型斜升時間為10ms時：

在選擇使用一個小值阻性負載時，方程式 (4) 可以將加電/斷電毛刺脈沖數(shù)量級減少到mV以下級別。這會導致大電流流經(jīng)輸出緩沖器，從而使VOUT 精度技術(shù)規(guī)格降級，比如說偏移、增益、線性等。因此，要根據(jù)數(shù)據(jù)表技術(shù)規(guī)格來選擇VOUT 引腳上的阻性負載。例如，DAC8760數(shù)據(jù)表規(guī)定了負載為1k時的精度參數(shù)(圖4)。

圖5：DAC8760 VOUT加電毛刺脈沖 – RL = 500K

圖5中繪制的是阻性負載為500K，以及滿足以下條件時的加電毛刺脈沖曲線：AVSS = 0V, AVDD = 15V, VREF = 0V(排在AVDD之后)，斜升時間 (dt) = 7ms，CPARP 大約為32pF。在方程式 (4) 中，估算出的加電毛刺脈沖為0.34V。

結(jié)論

加電/斷電毛刺脈沖對系統(tǒng)十分有害。它們的影響只有在系統(tǒng)設(shè)計好、進行測試時才會顯現(xiàn)出來。因此，有一點很關(guān)鍵，那就是通過仔細檢查組件，并使用這篇文中給出的技巧來設(shè)計系統(tǒng)，以盡可能減少這些毛刺脈沖。我們已經(jīng)討論了形成這些毛刺脈沖的根本原因，并且提出了一個盡可能減少這些毛刺脈沖的板級解決方案。