摘要 為有效提高視頻監(jiān)控應用領域中多屏幕畫面顯示的清晰度、分辨度等問題，提出了一種基于FPGA的實時視頻圖像處理算法。文中介紹了系統(tǒng)的整體結(jié)構(gòu)，然后針對FPGA模塊介紹了視頻圖像的緩存及圖像分割，并針對視頻的輸出顯示要求，重點介紹了基于雙線性插值算法的實現(xiàn)。ModelSim的仿真結(jié)果表明，該算法符合多屏幕顯示系統(tǒng)的要求。

關鍵詞 視頻監(jiān)控;視頻圖像處理;雙線性插值;FPGA;多屏幕

隨著網(wǎng)絡信息化的發(fā)展，顯示設備作為獲取信息的直接手段，有著不可或缺的作用。為滿足用戶對更大屏幕的觀看需要以及使信息顯示更優(yōu)化，大屏幕拼接技術(shù)應運而生。大屏幕圖像尺寸的增大使在普通顯示器上不易察覺的細節(jié)暴露無遺，提高了可視化的準確性。高分辨率圖形圖像數(shù)據(jù)處理和可視化，用于解決基于單一硬件顯示設備無法可視化的高分辨率圖形圖像。

而拼接控制器是大屏幕系統(tǒng)中的核心顯示控制設備。拼接控制器的核心是其處理能力和穩(wěn)定性，基于計算機體系構(gòu)架的傳統(tǒng)控制器，其性能和穩(wěn)定性完全取決于它所依賴的計算機，無論傳統(tǒng)控制器如何改進，最多只能算量的積累，難以獲得質(zhì)的提升。采用大規(guī)模FPGA陣列式組合處理構(gòu)架，全嵌入式硬件設計的拼接控制器集視頻信號采集、實時高分辨率數(shù)字圖像處理、二維高階數(shù)字濾波等高端圖像處理技術(shù)于一身，具有強大的處理能力。

本文正是在這種背景下，設計了一種基于FPGA的視頻圖像處理算法，實現(xiàn)實時數(shù)字視頻的分割、插值放大，通過并行處理機制，保證了視頻的實時處理和畫面流暢。

1 系統(tǒng)總體概述

文中將完成一路監(jiān)控攝像頭采集的畫面在2×2的液晶拼接屏上顯示一幅完整大圖的效果。

系統(tǒng)的總體框架圖如圖1所示。由網(wǎng)絡攝像頭采集到的視頻信號，經(jīng)過DVI接收器后，發(fā)出數(shù)據(jù)及控制信號供給FPGA。通過FPGA主控芯片對輸入的視頻信號進行分割、插值放大等處理;視頻輸出模塊將FPGA處理后的數(shù)據(jù)再通過DVI接口輸出到屏幕上。

只要數(shù)據(jù)讀出速度高于寫入速度，就不會使圖像產(chǎn)生突變現(xiàn)象，從而達到實時處理的目的。

2 FPGA模塊的實現(xiàn)

FPGA內(nèi)部系統(tǒng)對視頻圖像的處理如圖2所示。主要分為幀存儲模塊、分割模塊、插值模塊3部分。

2.1 幀模塊及存儲模塊

DVI接口是將顯卡中經(jīng)過處理的待顯示R、G、B數(shù)字信號與水平同步信號(Hsync，行同步信號)、垂直同步信號(Vsync，場同步信號)進行組合，按最小非歸零編碼，將每個像素點按10 bit(8 bit像素數(shù)據(jù)和2 bit控制信號)的數(shù)字信號進行并串轉(zhuǎn)換，把編碼后的R、G、B數(shù)字流與像素時鐘4組信號按照最小化傳輸差分信號(Transition Minimized Differential Signal，TMDS)方式進行傳輸。

FPGA的分時切換邏輯是依據(jù)輸入視頻流的垂直同步控制信號Vsync發(fā)生由高電平到低電平的轉(zhuǎn)換，以此作為新數(shù)據(jù)幀到來的標識，如圖3所示。

當FPGA內(nèi)部的信號控制采集信號為0時，采集系統(tǒng)停止工作，地址發(fā)生器不計數(shù)。當其為1時，系統(tǒng)處于采集狀態(tài)。首先只有Vsync上升沿到來后，才允許Hsync通過，從而保證采集的圖像為完整的一幀圖像。當Vsync上升沿到來后，對所有計數(shù)器及觸發(fā)器清零。Vsync上升沿后，場消隱延時用來對Hsync計數(shù)，場消隱期后，可以采集圖像。行同步計數(shù)器對Hsync進行計數(shù)。在計數(shù)的每一行中，當Hsync上升沿到來時，行消隱延時對其計數(shù)。行消隱過后，點同步計數(shù)器開始對其計數(shù)。當行同步計數(shù)停止計數(shù)時，一幀圖像采集完畢，等待下一個Vsync到來。

數(shù)據(jù)緩沖區(qū)為兩片SDRAM，以一幀圖像為單位進行切換控制。采用乒乓存儲機制完成數(shù)據(jù)的無縫緩沖與處理。乒乓操作可以通過“輸入數(shù)據(jù)選擇控制”和“輸出數(shù)據(jù)選擇控制”按節(jié)拍、相互配合地進行來回切換，將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“后續(xù)處理”模塊。

2.2 分割模塊

由于一個像素的輸出值只取決于輸入圖像的相應像素值，因此，可通過對每個輸入像素依次進行處理這種流水化的處理模式，來實現(xiàn)對圖像的點操作。由于每個像素是單獨處理的，所以點操作很容易并行實現(xiàn)。因此，可以把圖像分割成若干部分，然后再對每個部分單獨進行處理。

視頻分割模塊實現(xiàn)單幀視頻圖像的分割剪裁，得到4路完整格式的子視頻像素流，并控制4個子視頻的相互時序關系，各個拼接屏幕的像素點的掃描規(guī)律相同，均為逐行掃描形式，并且子視頻像素點顯示同步，即行同步和場同步。

2.3 雙線性插值算法的實現(xiàn)

實現(xiàn)圖片處理的插值方法有很多，例如最近鄰插值、雙線性插值、雙三次插值等。最近鄰插值是最簡單的插值方式，但當圖像中的像素灰度級有細微變化時，該方法會在圖像中產(chǎn)生人工的痕跡。雙三次插值可以得到更平滑的結(jié)果，但在存儲管理更復雜，并增加了邏輯資源的消耗。因此，選取了雙線性插值方法。

與點操作的圖像分割不同，雙線性插值屬于幾何變換，其輸出的像素通常并不是來自同一個輸入像素位置。因此需要一些形式的緩存來處理由幾何形狀改變而引起的延遲。

本文采用預載入緩存的方法來緩沖圖像數(shù)據(jù)，并使用雙端口RAM來實現(xiàn)行緩沖器的設計方案。

采用雙口RAM可在一個時鐘周期內(nèi)同時在每一行上提供兩個輸入像素，即提供了所有的4個像素。然后將數(shù)據(jù)輸送到插值計算模塊。而整幅圖像的存儲將保存在外部的幀緩存中，每個時鐘周期只能對其進行一次訪問。每個像素應僅從外部存儲器中讀取一次，然后暫存在片上緩存中用于隨后的窗口。將數(shù)據(jù)預載入緩存，每次訪問時直接從緩存中讀取像素，如圖4所示。共需計算兩次：一次用于載人緩存;一次用于執(zhí)行插值。輸入和輸出像素間的映射采用前向映射。

視頻插值模塊實現(xiàn)對視頻按比例因子進行雙線性插值放大處理。雙線性插值算法的基本原理如圖5所示，圖中的下標i和f表示各自坐標的整數(shù)和小數(shù)部分。雙線性插值是采用可分離的線性插值將4個最近的像素值組合，如式(1)。

線性插值的結(jié)果與插值的順序無關。先進行y方向的插值，然后進行x方向的插值，所得結(jié)果相同。將式(1)進行分解，則有

當輸入分辨率有所變化而引起縮放因子變化時，F(xiàn)PGA內(nèi)的數(shù)字邏輯能實時計算出式(2)中的系數(shù)xf和yf。而非僅計算幾種固定縮放比例，從而提高了算法模塊的利用率。

若以將攝像機1 024×576分辨率的圖轉(zhuǎn)化為1 366×768的圖為例，則水平縮放因子sc_x和垂直縮放因子sc_y均為0.75。若將水平因子直接帶入編寫程序，則會報錯。采用浮點數(shù)表示法，轉(zhuǎn)換后得到的10位16進制數(shù)，計算出系數(shù)xf和yf均為h300。

在實際設計中，為避免運算過于復雜，把復雜的運算分成幾個步驟，分別在不同的時鐘周期完成。插值計算的邏輯結(jié)構(gòu)模塊如圖6所示。

系統(tǒng)包含3種不同的時鐘頻率：原像素點頻率clkin、輸出像素點頻率clkout和系統(tǒng)主時鐘頻率clksys。令系統(tǒng)主時鐘頻率為4倍的原像素點頻率，則使用Verilog語言及ModelSim SE 10。1 a和Quartus II仿真環(huán)境進行編譯，得到雙線性插值計算模塊的仿真波形如圖7所示。為程序書寫方便，將采集的4個像素值標為a、b、c、d，經(jīng)過插值模塊后的輸出像素值為p。從仿真波形可看出，完成了雙線性插值計算模塊的實現(xiàn)。

3 結(jié)束語

針對大屏幕特點，從拼接控制器入手，提出了一種基于FPGA實現(xiàn)的視頻實時處理系統(tǒng)。主要采用雙線性插值法，討論了如何用FPGA實現(xiàn)，并進行邏輯結(jié)構(gòu)的優(yōu)化，提高系統(tǒng)性能，并對雙線性進行仿真，驗證了算法在拼接顯示系統(tǒng)中的可行性。圍繞拼接控制器這個應用方向，還有更多的問題需要進行研究，例如畫面自由疊加與漫游，單屏分割，自動圖像識別重建等。