丟掉平面，來個3D 吧

　　老實說3D制程在Intel發(fā)表Tr i-Gate前，臺積電早就公開了FinFET。而且這二者長得還很像!1999年前臺積電技術(shù)長胡正明先生在一篇論文中就提到：為了解決短閘極元件大量漏電問題，他創(chuàng)造了一種全新的超薄立體結(jié)構(gòu)?，F(xiàn)在我們就先來看看新店臺雞店新竹臺積電公司的FinFET結(jié)構(gòu)吧。

　　有別于以往埋在井里的汲極與源極，這會兒大家可都浮在水面上了，這樣子的做法從一開始就很適合做成SOI(因為3個極都可以放在一層不導電的氧化物上)，先天上漏電流就少了。對現(xiàn)有晶圓廠最大的好處是，材料和制程機乎都不用換就可以做到。

　　而通道呢?就是連接在汲極和源極中間那一根細細的東西，就像連結(jié)2棟建物的走廊一樣，據(jù)說它長得像魚鰭所以叫FinFET(鰭式場效晶體管)，還好當年不是臺灣水電工取名，不然一定叫走廊晶體管或者是啞鈴晶體管，當然串燒晶體管也很符合??。

　　大家一定覺得奇怪，為什么這會通道變成了長相有如電線的東西呢?事實上它的功能和傳導方式真的和電線一樣呀!基本上它就是電子的走廊。傳統(tǒng)晶體管的通道反正就是薄薄一層，你把它攤平了也只有那一點點可以導電，把它折起來立起來也一樣可以導電。所以我們觀察Fin的剖面圖就可以發(fā)現(xiàn)，通道形成原理是一樣的，只是形狀變了，和閘極的相對位置也不一樣了，這有什么好處呢?

　　▲臺積電FinFET結(jié)構(gòu)圖

　　據(jù)說FinFET會減少許多剛才提到的通道形成問題，所以漏電流或關不起來的情況就會大幅改善。很巧的是在最近一次會議中水電工巧遇胡博士，聽他解釋當年為何發(fā)明這種結(jié)構(gòu)的幾個原因：

　　第一就是平面型晶體管如同水電工之前所說的，可以漏電的地方太多了，因為閘極只能控制靠近它的電子流，離它很遠的就鞭長莫及了，而且這些現(xiàn)象在30nm以下都非常明顯，根本不能用。

　　第二就是導通電壓Vt的問題，Vt太大的元件在現(xiàn)有超低電壓芯片上是不受歡迎的，要降低Vt的方法就像前面所說的，要在通道形成部位(閘極下方)打入雜質(zhì)，同時解決短通道效應，一舉兩得。不過在閘極短到30nm以下時，這種做法會讓Vt變得飄忽不定，氣死芯片設計者，只好換個方式做看看。

　　增加晶體管面積

　　原本想要增加推動力就必需要增加晶體管面積，現(xiàn)在我們多了個方向可以長??就是往上走!除了可以增加這個走廊的數(shù)目之外，單一一個走廊的導電容量可以藉由拉高走廊的高度而大幅增加。參考附圖所示，實際有效通道截面積=( 2*走廊高度+走廊寬度)*通道厚度。

　　當然實際上高度還是有點限制的，這要考量到寄生閘極電容量的問題。不過在邏輯運算線路中，如果沒有很麻煩的下一級要推動，這種晶體管可以在使用比過去還少20～30%的面積下就達成同樣的推動力。所以長太高而出事的情況理論上是不會遇到的。

　　SOI

　　Sillicon-on-Isolation 是一種新技術(shù)，把硅半導體元件放置在一層絕緣體上以防止元件之間產(chǎn)生漏電流互相干擾。

　　臺積電的FinFET在這條走廊上還使用了應變硅晶(strained silicon)的技術(shù)，在外表薄薄一層的硅結(jié)晶中加入了3-5族原素的雜質(zhì)一同結(jié)晶，由于3-5族晶格較大，所以會對靠近表層(很不巧也就是形成通道的部份)的硅造成拉扯開來的應力。晶格被拉松了后就好像籠子的柵欄放寬了一樣，電荷流動速度就會高很多，通道形成速度就可以有效拉高。

　　當初在測量新結(jié)構(gòu)晶體管的導通情況時，胡博士就已經(jīng)發(fā)現(xiàn)這條走廊的寬度如果太寬除了寄生電容問題外，還會有在走廊中心部位產(chǎn)生太多區(qū)域是閘極電壓管不到的部位，會造成額外的漏電流，所以經(jīng)實驗發(fā)現(xiàn)在30nm以下的閘極長度下，走廊寬度最好都不要超過閘極的長度。

　　▲FinFET通道裁面圖