微處理器連接的挑戰(zhàn)

在現代電子系統(tǒng)設計中，微處理器是不可缺少的一個部件。然而，隨著系統(tǒng)變得越來越復雜，擁有更廣泛的功能和用戶接口時，使用中檔微處理器的系統(tǒng)架構在連接一個或多個微處理器時面臨著三個關鍵的挑戰(zhàn)：

?運行超過150個通用I/O(GPIO);

?在100至150個GPIO范圍內

尋找符合成本效益的解決方案;

?匹配系統(tǒng)所需要的I/O外設。

采用FPGA(現場可編程門陣列)可以很容易地應對這些挑戰(zhàn)，在過去10年里，FPGA的成本和功耗已經大幅下降，使它們非常適合于各種大批量、低成本的應用，包括移動電子產品。

微處理器連接的回顧

對中檔微處理器的回顧揭示了三種常見的連接特性。首先，大多數系列GPIO的數量被限制在100和150之間;其次，每個GPIO的價格曲線不是線性的，通常在100個GPIO左右時，每個GPIO的成本迅速增加;第三，雖然大多數微處理器提供一些連接外設，如UART、SPI和I2C，但外設的數量和可用的組合是有限的。

圖1展示了源于美國分銷商的信息，針對兩個通用的中檔微處理器，一種基于ARM M3內核，另一種ARM M4內核，圖中說明了GPIO選擇的典型范圍和與之相關的小批量的定價。這兩個系列都顯示出在100個GPIO附近的價格拐點，以及總的GPIO所受的限制。

FPGA技術的回顧

在過去的20年中，FPGA技術提供了一種能夠快速實現連接擴展的方法，但這些器件的成本和功耗限制了這種方法的應用。盡管如此，FPGA的功耗和成本的降低充分地證明了摩爾定律。在1995年，相當于現在的256個查找表(LUT)FPGA的成本超過50美元。而現在有此功能的最新器件的成本僅為0.50美元。功耗的改進同樣可觀。對于示例的器件，在1995年典型的靜態(tài)功耗為0.5W，如今已降至的50μW。這些趨勢如圖2所示。

圖1 中檔微處理器I/O的選擇

圖2 FPGA成本相對于功耗的趨勢

圖3 低成本FPGA的I/O特性

低成本FPGA提供了眾多的I/O數。例如，萊迪思超低密度MachXO2提供了從22到超過250個I/O的數量。如圖3所示，對應I/O范圍的價格是相當線性的，根據一家美國分銷商的信息，圖中示出了小批量的價格。

除了邏輯和I/O之外，MachXO2提供了一些可以幫助建立功能的模塊，以便擴展微處理器的連接。這些包括嵌入式RAM塊(EBR)、鎖相環(huán)(PLL)和提供固化模塊的嵌入式功能塊(EBR)，諸如SPI、2×I2C，以及定時計數器和用戶閃存。

接口的實現方法

微處理器連接的主要方式是UART以及SPI和I2C總線。絕大多數的中檔微控制器提供了數量有限的這些大量使用的接口。圖4指出了前一節(jié)中重點所述器件所提供的這些接口的數量。

當一個設計所需的接口數量比微處理器所能提供的更多時，設計師可以采取兩種常用的方法：

?微處理器控制GPIO(稱為位拆裂)

?在FPGA中用硬件實現

位拆裂方法有三個明顯的缺點：首先，接口操作的速度可能被限制到低MHz范圍，微處理器無法快速地控制I/O引腳的狀態(tài);其次，由于額外的工作量和微處理器可以保持在低功耗睡眠模式的時間的減少，微處理器的功耗增加了;第三，由于微處理器本質上是有限的時序精度，除了采用非常低的速度，實現異步UART型接口變得不可能。

一片綜合的FPGA實現這些接口可能用大約250個LUT，用優(yōu)化版本實現約100個LUT。根據所用FPGA的功能，在適當的組合下可以輕松實現數10個額外的接口。由于FPGA的硬件性質，執(zhí)行速度高達幾十MHz是很容易實現的。FPGA中還可以實現緩沖和智能中斷，可以允許微處理器有更多的時間處于睡眠模式下，以便降低整個系統(tǒng)的功耗。

巧妙實施連接擴展的實例

通過對微處理器和FPGA進行巧妙地配置連接，設計師可以在他們的系統(tǒng)中實現所需的連接，同時降低整體成本。圖5中使用之前所述的價格數據對采用這種策略的成本進行了調查。可以看到通過最大化地利用FPGA，連接擴展成本可以減少24%至34%。

低成本、低功耗FPGA讓您可以重新考慮系統(tǒng)的劃分

在過去的15年中，FPGA的成本和功耗下降了2個數量級。這些改進特性使設計師能夠重新思考如何實現微處理器的連接。通過對FPGA和微控制器之間的巧妙配置，現在設計師可以降低成本和功耗，同時提高性能和靈活性。

圖4 微處理器可用的接口

圖5 巧妙實施系統(tǒng)配置的實例