1. 背景及目的

在FPGA代碼中，會遇到將定時循環(huán)嵌入非定時循環(huán)的情況，此時定時循環(huán)將反復(fù)啟動和停止。這個定時循環(huán)的時間開銷如何，需要測試驗證。
定時循環(huán)的時間開銷應(yīng)包含兩個方面：1.定時循環(huán)的啟動開銷，2.定時循環(huán)的運(yùn)行開銷。
對于第1點(diǎn)，目前沒有找到FPGA的具體說明信息，而且這個時間開銷應(yīng)該和具體的時鐘配置相關(guān)。
對于第2點(diǎn)，F(xiàn)PGA編譯保障了每遍運(yùn)行時間嚴(yán)格按照指定時鐘周期運(yùn)行。
所以，可以編寫簡單程序測試FPGA定時循環(huán)的啟動時間開銷。

2. 測試方法

軟硬件環(huán)境：LabVIEW 2011，LabVIEW FPGA 2011
NI PXI-7851

測試配置及代碼：

1.FPGA Target下新建多個時鐘


2.FPGA Target的top-level clock配置為80MHz時鐘

3.FPGA代碼中對不同時鐘運(yùn)行指定次數(shù)進(jìn)行計時


4.Host端指定循環(huán)次數(shù)，并讀取每次的計時結(jié)果


3. 測試結(jié)果

由于Top-Level clock是80MHz，所以所有計時器的1個Tick代表的是80MHz時鐘的1周期，
在160M時鐘下，定時循環(huán)的啟動時間開銷約10個Tick，運(yùn)行時間是每遍循環(huán)0.5個Tick；
在80M時鐘下，定時循環(huán)的啟動時間開銷約1個Tick，運(yùn)行時間是每遍循環(huán)1個Tick；
在40M時鐘下，定時循環(huán)的啟動時間開銷約為28個Tick，運(yùn)行時間是每遍循環(huán)2個Tick；
在20M時鐘下，定時循環(huán)的啟動時間開銷約為48個Tick，運(yùn)行時間是每遍循環(huán)4個Tick。
結(jié)果表明：
與Top-Level Clock 相同時鐘驅(qū)動的定時循環(huán)的啟動時間開銷大大小于其他時鐘下的定時循環(huán)。
在非Top-Level Clock情況下，定時循環(huán)的時鐘頻率越低，啟動時間越長。


4. 結(jié)論
在FPGA代碼中，

• 盡量避免循環(huán)的嵌套。盡量讓最外層循環(huán)為定時循環(huán)。

• 定時循環(huán)的啟動有時間開銷。如果在非定時循環(huán)中反復(fù)運(yùn)行定時循環(huán)，需要考慮定時循環(huán)的啟動開銷。

• 盡量讓非定時循環(huán)中的定時循環(huán)工作在Top-Level Clock下，此時的啟動開銷為1個Tick。