作者 溫梓慎1 崔玉龍2 范好亮3 1.河北工業(yè)大學(xué) 電氣工程學(xué)院(天津 300130) 2.北京化工大學(xué)(北京 100029) 3.河北長(zhǎng)孚電氣設(shè)備有限公司 (河北 保定 071051)

*基金項(xiàng)目：河北省科技型中小企業(yè)技術(shù)創(chuàng)新資金項(xiàng)目(編號(hào)：16C1303121010)

溫梓慎(1989-)，男，碩士生，研究方向：電器可靠性及檢測(cè)技術(shù);崔玉龍，男，博士生，高級(jí)工程師，研究方向：無(wú)線電能傳輸技術(shù)，工業(yè)電氣自動(dòng)化和電力電子技術(shù)應(yīng)用;范好亮，男，碩士，工程師，研究方向：無(wú)線電能傳輸裝置。

摘要：針對(duì)無(wú)線電能傳輸頻率跟蹤設(shè)計(jì)中傳統(tǒng)鎖相環(huán)電路設(shè)計(jì)復(fù)雜、跟蹤速度慢、鎖相頻帶窄和無(wú)超前滯后環(huán)節(jié)，單獨(dú)模塊設(shè)計(jì)修改繁瑣等問題,對(duì)自變模全數(shù)字鎖相環(huán)進(jìn)行改進(jìn), 與傳統(tǒng)的全數(shù)字鎖相環(huán)相比，該鎖相環(huán)采用可變模分頻器，使得中心頻率可變，鎖相范圍增大;通過前饋回路進(jìn)行鑒頻調(diào)頻，提高了鎖相速度;同時(shí)，其環(huán)路濾波器采用比例積分結(jié)構(gòu)，使得鎖相輸出無(wú)靜差且比例積分參數(shù)依據(jù)相位差自動(dòng)進(jìn)行調(diào)節(jié);通過參數(shù)設(shè)置可調(diào)節(jié)輸出信號(hào)的相位。應(yīng)用modelsim進(jìn)行仿真，并進(jìn)行實(shí)物驗(yàn)證證實(shí)了該設(shè)計(jì)具有寬范圍的鎖相能力及快速精確的頻率跟蹤性能。

引言

　　無(wú)線電能傳輸技術(shù)具有十分廣闊的前景，是輸電方式革命性的重大變化，將為人們靈活自如、隨時(shí)隨地智能化用電帶來(lái)巨大方便^[1]。磁耦合諧振式無(wú)線電能傳輸系統(tǒng)工作過程中，外界導(dǎo)磁材料的影響、負(fù)載的不同、電路器件溫度的升高等因素都會(huì)引起負(fù)載RLC諧振回路參數(shù)的改變，進(jìn)而使高頻逆變器的工作頻率與負(fù)載固有諧振頻率不一致，高頻逆變器偏離最佳工作點(diǎn)，導(dǎo)致電能的傳輸效率下降^[2]。為了改善這種狀況，需要高頻逆變器的工作頻率能夠?qū)崟r(shí)跟蹤負(fù)載的固有諧振頻率，鎖相環(huán)(PLL)就是實(shí)現(xiàn)上述控制的重要器件。然而，現(xiàn)在廠家針對(duì)無(wú)線電能傳輸頻率跟蹤大多采用模擬鎖相環(huán)，模擬鎖相環(huán)存在著線路設(shè)計(jì)復(fù)雜、開發(fā)周期長(zhǎng)、跟蹤速度慢、鎖相頻帶窄等諸多缺點(diǎn)。

　　基于FPGA的數(shù)字鎖相環(huán)具有抗干擾能力強(qiáng)、易于集成等諸多優(yōu)點(diǎn)，因而成為一種新的發(fā)展方向。但由于傳統(tǒng)全數(shù)字鎖相環(huán)(All Digital Phase Locked Loop)采用的是固定模分頻器與比例結(jié)構(gòu)的環(huán)路濾波器，因此，鎖相速度慢，鎖相范圍窄，相位輸出存在靜差。并且，如果輸入頻率偏離中心頻率時(shí)，ADPLL的輸出會(huì)存在較大穩(wěn)態(tài)誤差和明顯的抖動(dòng)。針對(duì)上述問題，單長(zhǎng)虹等人提出了一種具有自動(dòng)變模控制的快速全數(shù)字鎖相環(huán)，有效地解決了捕捉速度和抗噪聲性能之間的矛盾。龐浩等人提出了一種基于比例積分結(jié)構(gòu)的全數(shù)字鎖相環(huán)來(lái)消除靜態(tài)誤差，但上述改進(jìn)都沒有解決ADPLL性能受固定中心頻率制約的問題。尤波提出的自變?？刂迫珨?shù)字鎖相環(huán)中心頻率可變，比例系數(shù)可調(diào)，但無(wú)積分環(huán)節(jié)系統(tǒng)存在誤差。盛臻提出的快速自適應(yīng)鎖相環(huán)一方面根據(jù)輸入信號(hào)的頻率以及鑒相誤差的大小兩個(gè)方面進(jìn)行實(shí)時(shí)調(diào)節(jié)，另一方面，當(dāng)輸入信號(hào)頻率發(fā)生較大突變時(shí)，通過對(duì)濾波器參數(shù)的初始置位，來(lái)改變環(huán)路的中心頻率。但中心頻率不是實(shí)時(shí)改變的，鎖相速度受到一定限制。

　　本文提出了一種基于FPGA的新型無(wú)線電能傳輸全數(shù)字鎖相環(huán),該鎖相環(huán)采用可變模分頻器，使得其中心頻率可變，鎖相范圍增大;通過前饋回路進(jìn)行鑒頻調(diào)頻，提高了鎖相速度;同時(shí)，其環(huán)路濾波器采用比例積分結(jié)構(gòu)，使得鎖相輸出無(wú)靜差，輸出抖動(dòng)減小且比例積分系數(shù)依據(jù)相位差自動(dòng)進(jìn)行調(diào)節(jié)，同時(shí)通過參數(shù)設(shè)置可調(diào)節(jié)輸出信號(hào)的相位。基于上述的研究基礎(chǔ)，通過modelsim軟件仿真以及FPGA的實(shí)際硬件驗(yàn)證，證明了該設(shè)計(jì)方案的合理性和有效性。

1 ADPLL結(jié)構(gòu)與工作原理

　　可變模ADPLL由鑒相器、環(huán)路濾波器、可變模分頻器、自適應(yīng)控制器、超前模塊和滯后模塊構(gòu)成。ADPLL結(jié)構(gòu)框圖如圖1所示，其中U0為輸入信號(hào)，fout為輸出信號(hào)，clk為系統(tǒng)時(shí)鐘。

　　該ADPLL采用了雙D鑒相器。鑒相器對(duì)輸入和輸出信號(hào)的相位進(jìn)行比較，輸出超前或滯后信號(hào)。環(huán)路濾波器模塊具有比例積分調(diào)節(jié)作用，通過系統(tǒng)時(shí)鐘clk，將鑒相器的輸出調(diào)制為脈沖序列，比例環(huán)節(jié)對(duì)脈沖序列以參數(shù)1/Kp進(jìn)行分頻并計(jì)數(shù)，并將結(jié)果輸出到加法器;積分環(huán)節(jié)同樣是對(duì)脈沖序列以參數(shù)1/KI進(jìn)行分頻并計(jì)數(shù)，并將結(jié)果輸出到加法器，但積分環(huán)節(jié)的結(jié)果不清零，從而消除了比例環(huán)節(jié)帶來(lái)的穩(wěn)態(tài)誤差。為了限制積分環(huán)節(jié)的輸出，積分環(huán)節(jié)需設(shè)置輸出限幅。除N計(jì)數(shù)器對(duì)本地固定頻率的高速時(shí)鐘進(jìn)行分頻。其分頻系數(shù)來(lái)自數(shù)字環(huán)路濾波器的N比特輸出相位誤差碼。從而實(shí)現(xiàn)對(duì)輸入信號(hào)相位的控制^[3]。

　　自適應(yīng)控制模塊是根據(jù)鑒相誤差的相對(duì)大小來(lái)進(jìn)行工作的，它采用了兩級(jí)比較的電路結(jié)構(gòu)，如圖2所示。采用系統(tǒng)時(shí)鐘clk將輸入信號(hào)U0調(diào)制成一系列脈沖，計(jì)數(shù)器計(jì)算并輸出每個(gè)輸入周期內(nèi)系統(tǒng)時(shí)鐘脈沖數(shù)目，近似表示了clk與輸入信號(hào)頻率之間的倍數(shù)關(guān)系。其中的比較器電路，將移位后的值與經(jīng)高頻時(shí)鐘clk量化計(jì)數(shù)的相位誤差大小進(jìn)行比較，并分別輸出各自的比較值A(chǔ)1、A2;譯碼器電路根據(jù)A1和A2的值，生成數(shù)字環(huán)路濾波器的比例積分控制參數(shù)K1和K2^[4]。

　　在無(wú)線電能傳輸頻率跟蹤電路中，電流采樣，頻率跟蹤、MOSFET通斷等都需要時(shí)間，導(dǎo)致諧振電流和諧振電壓相位不一致，高頻諧振逆變器工作在容性狀態(tài)，因此需要對(duì)逆變器進(jìn)行諧振補(bǔ)償，使逆變器工作在諧振狀態(tài)。傳統(tǒng)的補(bǔ)償電路都是模擬器件，容易產(chǎn)生溫漂，該文提出的全數(shù)字鎖相環(huán)可進(jìn)行相位調(diào)節(jié)。調(diào)節(jié)超前模塊和滯后模塊可以調(diào)節(jié)輸出信號(hào)的相位。當(dāng)輸出信號(hào)穩(wěn)定時(shí)，輸出信號(hào)超前或滯后輸入信號(hào)固定的時(shí)鐘周期，其RTL級(jí)電路如圖3所示。