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基于NIOS Ⅱ處理器的數(shù)字信號解碼器設(shè)計(jì)

作者：時(shí)間：2017-06-05 來源：網(wǎng)絡(luò)

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介紹了一種基于NIOS Ⅱ?qū)崿F(xiàn)數(shù)字信號解碼器的方法，該系統(tǒng)由FPGA 和相應(yīng)接口電路組成，將NIOS Ⅱ嵌入式軟核CPU 集成到FPGA 中構(gòu)成片上系統(tǒng)( SOC) ，可以將串行輸入的不歸零PCM 碼轉(zhuǎn)換為可分析的8 位并行碼，并通過上位機(jī)軟件顯示解碼結(jié)果。

基于NIOS_的解碼器設(shè)計(jì)與實(shí)現(xiàn).pdf

本文引用地址：http://cafeforensic.com/article/201706/349028.htm

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關(guān)鍵詞： 數(shù)字信號解碼器 嵌入式軟核CPU FPGA

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