CPLD(Complex Programable Logic Device)是一種復(fù)雜的用戶可編程邏輯器件。采用連續(xù)連接結(jié)構(gòu)，延時可預(yù)測，從而使電路仿真更加準(zhǔn)確。CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計。開發(fā)工具Quartus II、ISE等功能強大，編程語言靈活多樣，使設(shè)計開發(fā)縮短了周期。

隨著嵌入式的發(fā)展，對數(shù)據(jù)的傳輸和人機交互通信的要求越來越高。而串口通信因其資源消耗少、技術(shù)成熟而被廣泛應(yīng)用。系統(tǒng)中上位機與嵌入式芯片之間的交互通信可以通過專用集成芯片作為外設(shè)RS-232異步串行接口，如TI、EXAR、EPIC公司的550、452等系列UAWT集成電路，或在擁有Nios系統(tǒng)的FPGA上可以方便地嵌入UART模塊。但是在設(shè)計中用戶會提出自己的要求，如：數(shù)據(jù)加密或只使用UART部分功能等，即要求更靈活的UART。而且有時CPLD資源剩余，出于成本考慮也會要求設(shè)計一種模擬的UART。對于上述的兩種情況，就可以在CPLD其豐富的資源上制作一款UART，實現(xiàn)PC機與嵌入式系統(tǒng)之間的數(shù)據(jù)交換。

1 串口通信協(xié)議

1．1 UART簡介

通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)。異步通信的特點：不要求收發(fā)雙方時鐘的嚴(yán)格一致，實現(xiàn)容易，設(shè)備開銷較小。具有相關(guān)工業(yè)標(biāo)準(zhǔn)提供的標(biāo)準(zhǔn)的接口電平規(guī)范等優(yōu)點，在工業(yè)控制領(lǐng)域被廣泛采用。

異步通信一幀字符信息由4部分組成：起始位、數(shù)據(jù)位、奇偶校驗位和停止位。
本設(shè)計基于RS-232的數(shù)據(jù)幀結(jié)構(gòu)，設(shè)置數(shù)據(jù)幀結(jié)構(gòu)如圖1所示：1 bit起始位，8 bit數(shù)據(jù)位，1 bit停止位，無校驗位。每幀實質(zhì)上傳送1 Byte數(shù)據(jù)。


1．2 自定義數(shù)據(jù)包格式

多個上文所描述的幀就可以組成一個數(shù)據(jù)包。串口通信是在RS-232數(shù)據(jù)幀結(jié)構(gòu)的基礎(chǔ)上定義的，傳輸以數(shù)據(jù)包為單位進行。包結(jié)構(gòu)如圖2所示。

本文采用和校驗的結(jié)構(gòu)，一個數(shù)據(jù)包包含15 Byte。其中第1個字節(jié)是數(shù)據(jù)包頭即握手字符。第2字節(jié)為控制字符，EE代表寫命令，DD代表讀命令。第3至第14為可利用數(shù)據(jù)。第15字節(jié)作為校驗字符，理論上應(yīng)等于這個數(shù)據(jù)包中數(shù)據(jù)字符串之和的后8bit。

2 設(shè)計方案

2．1 UART的設(shè)計結(jié)構(gòu)

筆者設(shè)計采用模塊化設(shè)計，方案的UART主要由邏輯控制模塊、波特率發(fā)生模塊、發(fā)送模塊和接收模塊等組成。波特率發(fā)生模塊可以建立精確的時鐘，確保數(shù)據(jù)采樣準(zhǔn)確、工作時序順暢。邏輯控制模塊、波特率發(fā)生模塊、發(fā)送模塊和接收模塊完成工作有：確定數(shù)據(jù)起始位、數(shù)據(jù)收發(fā)，串并轉(zhuǎn)換、建立握手連接、判斷命令、數(shù)據(jù)校驗等功能。

2．2 狀態(tài)圖

利用串口通信在數(shù)據(jù)交互過程中涉及到了多種工作狀態(tài)，情況比較多樣，而利用程序設(shè)計中的有限狀態(tài)機(FSM)理論進行編程設(shè)計，這個問題可以迎刃而解。

有限狀態(tài)機是由寄存器組和組合邏輯構(gòu)成的硬件時序電路，有限狀態(tài)機的狀態(tài)(即由寄存器組各位的1和0的組合狀態(tài)所構(gòu)成的有限個狀態(tài))只能在同一時鐘跳變沿的情況下才能從一個狀態(tài)轉(zhuǎn)向另一個狀態(tài)。

本設(shè)計的有限個狀態(tài)編碼使用獨熱碼形式，即寄存器組每一個bit位代表一種狀態(tài)(如“0100”，“1000”為四態(tài)機中的兩種狀態(tài))，這種狀態(tài)碼的好處是避免了狀態(tài)混亂。狀態(tài)機采用Mealy型有限狀態(tài)機，這種狀態(tài)機的下一個狀態(tài)不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)，符合UART的工作原理。

邏輯控制模塊、數(shù)據(jù)接收模塊和發(fā)送模塊的設(shè)計都使用到了狀態(tài)機，其中以邏輯狀態(tài)機為主狀態(tài)機，其余兩個為從狀態(tài)機。確定各種工作狀態(tài)和工作流程后便可構(gòu)建出狀態(tài)圖，方便直觀地進行后續(xù)設(shè)計。

通過狀態(tài)圖可以方便、準(zhǔn)確地得到程序設(shè)計框圖如圖4所示。


3 各模塊設(shè)計

3．1 波特率發(fā)生器

串口通信必須要設(shè)定波特率，本設(shè)計采用的波特率為9 600 bit／s。產(chǎn)生波特率的時鐘頻率是越高越好，這樣才可產(chǎn)生較高且精確的波特率。設(shè)計選用50M主頻率要產(chǎn)生9600bit／s波特率，每傳送一位數(shù)據(jù)需要5 208．33個時鐘周期。取一個最接近的數(shù)是5 208，則波特率為9 600．61，其誤差約為0．006％，誤碼率很低可以確保通信正常。

波特率發(fā)生器要解決的另一個關(guān)鍵性問題是確保準(zhǔn)確地捕獲起始位“0”。即時準(zhǔn)確地捕獲起始位不僅決定通信是否順暢開始，而且還影響后續(xù)的數(shù)據(jù)采樣過程可靠地進行。方案采取了16分頻的波特率發(fā)生器，即通過對50 M總時鐘源分頻，得到一個9 600x16 Hz的時鐘進行數(shù)據(jù)傳輸，這樣每16個時鐘信號采樣1 bit數(shù)據(jù)。在Rxd數(shù)據(jù)接收端口接收到從空閑高電平“1”跳變?yōu)槠鹗嘉坏碗娖?ldquo;0”信號后，連續(xù)8個分頻周期確認(rèn)是否是起始位。若是連續(xù)的低電平則捕獲起始位，自此之后每16個時鐘周期讀取1 bit數(shù)據(jù)。這種方法不僅確保了起始位的準(zhǔn)確捕獲，而且使數(shù)據(jù)采樣點處于了數(shù)據(jù)的正中央保證了數(shù)據(jù)的準(zhǔn)確。

3．2 接收器

在波特率發(fā)生器捕獲起始位并啟動后，接收器將開始工作。其主要工作是接收每一位數(shù)據(jù)，將串行數(shù)據(jù)移位存入緩沖寄存器，并在接收完一字節(jié)數(shù)據(jù)后將數(shù)據(jù)存入鎖存器完成串并轉(zhuǎn)換，同時發(fā)出char_ok信號通知邏輯控制模塊一個字節(jié)的數(shù)據(jù)已經(jīng)接收完畢。
接收器的部分程序如下所示：


3．3 邏輯處理模塊

邏輯處理模塊是模擬UART的決策模塊。它主要完成PC機與CPLD的握手、數(shù)據(jù)處理和數(shù)據(jù)校驗、狀態(tài)分析與給收發(fā)模塊提供決策。

PC機要向CPLD發(fā)數(shù)據(jù)時，先向串口發(fā)送FF，F(xiàn)F表示PC機要與CPLD建立聯(lián)系。CPLD收到這個信息后，由邏輯模塊的talk信號通知發(fā)射模塊握手情況，發(fā)送器通過串口給PC機反饋信息，DD表示CPLD收到了PC機的要求并同意建立聯(lián)系，CC表示握手不成功PC機可以再次發(fā)出請求。握手成功后，PC機要向CPLD發(fā)出命令字符，E1表示寫，E2表示讀。

隨后進入數(shù)據(jù)接收或發(fā)送狀態(tài)，每個數(shù)據(jù)包接收完畢后邏輯處理模塊進入下一狀態(tài)——數(shù)據(jù)校驗狀態(tài)。根據(jù)上文提到的本設(shè)計的數(shù)據(jù)校驗采用和校驗，數(shù)據(jù)校驗完后邏輯處理模塊會根據(jù)校驗結(jié)果給出信號check，通知發(fā)送模塊Txd發(fā)送反饋信息給PC機。
邏輯控制模塊的部分程序如下所示：

在邏輯接收模塊中的重點是握手環(huán)節(jié)，它體現(xiàn)了PC機與CPLD相互對話的關(guān)鍵，后面兩者的互相通信都是基于此而建立的。應(yīng)用上述思路設(shè)計的握手環(huán)節(jié)時序仿真如圖5所示。

如圖所示當(dāng)char接收寄存器通過Rxd接收到一個字符信息后發(fā)出char_ok信號，經(jīng)邏輯控制模塊得知是握手信息FF后，觸發(fā)握手成功talk信號，并在下一時鐘上升沿Txd從空閑狀態(tài)的高電平“1”變?yōu)槠鹗嘉?ldquo;0”準(zhǔn)備發(fā)送反饋信息給PC機。

3．4 發(fā)送器

發(fā)送器在接收邏輯處理模塊給出的命令后發(fā)送相應(yīng)的數(shù)據(jù)給PC機。發(fā)送內(nèi)容主要包括：數(shù)據(jù)正確或握手成功信息DD，示意PC機繼續(xù)下一步操作；數(shù)據(jù)重發(fā)或握手失敗CC，示意PC機重新發(fā)送數(shù)據(jù)；以及PC機欲從嵌入式系統(tǒng)中讀出的數(shù)據(jù)。


4 實驗驗證

工程設(shè)計的某嵌入式系統(tǒng)要求PC機向CPLD發(fā)送數(shù)據(jù)。CPLD選用ATREL公司的MAX7000系列芯片EPM7128SLC84-15。芯片擁有2 500個可使用門陣列、128個宏單元、8個邏輯陣列塊、84個用戶I／O接口。CPLD的IO操作電平是TTL電平，通過MAX232電平轉(zhuǎn)換芯片將PC機串口電平轉(zhuǎn)換為TTL電平，就建立起了串口通信的電氣基礎(chǔ)。PC機上擁有VC++編寫的數(shù)據(jù)下載程序，波特率為9600 bit／s，每個數(shù)據(jù)幀含1位起始位，8位數(shù)據(jù)位，無校驗位，1位停止位。通信數(shù)據(jù)格式用上文提到的和校驗數(shù)據(jù)格式，以數(shù)據(jù)包為單位發(fā)送，如圖6所示。

從實驗結(jié)果可看到PC機每發(fā)送一個完整的15 Byte數(shù)據(jù)包，CPLD回復(fù)握手成功和數(shù)據(jù)校驗正確，表明設(shè)計可行。

5 結(jié)束語

本文從工程設(shè)計實際出發(fā)，沒有選取通用的UART芯片，通過分析異步通信中UART的結(jié)構(gòu)特點，運用CPLD的豐富資源和一些工程技術(shù)制作了自定義通信數(shù)據(jù)包格式的串口通信模塊。通過與PC機上數(shù)據(jù)傳輸程序聯(lián)試，實現(xiàn)了信息的傳輸和人機互動，證明設(shè)計方案的正確。如今嵌入式技術(shù)應(yīng)用十分廣泛而且市場需求很廣闊，PC機與嵌入式系統(tǒng)的通信實現(xiàn)了人機互動使系統(tǒng)功能更加強大。研究對增強嵌入式系統(tǒng)操作性有重要意義。