邏輯分析儀主要采用高速采樣、靈活觸發(fā)和大容量存儲等技術(shù)來實(shí)現(xiàn)對被測數(shù)據(jù)的捕獲、存儲和定位分析。傳統(tǒng)數(shù)據(jù)存儲電路將采樣回來的數(shù)據(jù)先經(jīng)過鎖存器鎖存，一旦觸發(fā)標(biāo)志有效，再根據(jù)采樣時鐘的頻率把鎖存器數(shù)據(jù)輸出到外接的SRAM。其缺點(diǎn)是速度慢、存儲占用空間大，不適用于大量數(shù)據(jù)緩存的需求。本文以三星的SDR SDRAM(K4S64632)作為存儲器，通過FPGA內(nèi)部的M4K塊作為移位寄存器不斷的進(jìn)行讀進(jìn)數(shù)據(jù)的方式，在不中斷程序運(yùn)行的情況下實(shí)現(xiàn)有效數(shù)據(jù)不間斷的讀進(jìn)，設(shè)置3種采樣模式，結(jié)果表明該設(shè)計(jì)提高了數(shù)據(jù)的分析范圍和質(zhì)量。

1 邏輯分析儀總體方案

邏輯分析儀包括：數(shù)據(jù)采樣、數(shù)據(jù)存儲、顯示控制3大部分。由于Cyclone芯片EP1C3T144C8理想情況下最大頻率可達(dá)到275 MHz，在實(shí)際設(shè)計(jì)中考慮到其誤差，該設(shè)計(jì)的信號捕獲精度定位在100 MHz。最多16路信號捕獲輸入通道，1路信號觸發(fā)通道，可調(diào)的采樣時鐘／周期，3種信號采樣模式，使用計(jì)算機(jī)的的顯示器作為波形顯示屏幕。

模塊整體上是根據(jù)數(shù)據(jù)流的方向劃分的，如圖1所示。sys_ctrl模塊對系統(tǒng)復(fù)位信號進(jìn)行異步復(fù)位、同步釋放，并且通過Cyclone芯片EP1C3T 144C8內(nèi)部的PLL例化得到多個穩(wěn)定可靠的時鐘信號。Sampling_ctrl模塊包含按鍵檢測、觸發(fā)控制、數(shù)據(jù)采樣、數(shù)據(jù)存儲等多個功能是采集控制的核心模塊。VGA顯示模塊包含界面設(shè)計(jì)、字模數(shù)據(jù)尋址送顯方式和顯示驅(qū)動的時序控制。

2 復(fù)位信號產(chǎn)生PPL例化

邏輯分析儀的復(fù)位設(shè)計(jì)如圖2所示，這個模塊設(shè)計(jì)里，先用FPGA的外部輸入時鐘clk將FPGA的輸入復(fù)位信號rat_n異步復(fù)位、同步釋放處理，然后將復(fù)位信號輸入PLL，同時clk也輸入PLL。在PLL輸出時鐘有效前，系統(tǒng)的其他部分都保持復(fù)位狀態(tài)。PLL的輸出locked信號在PLL有效輸出之前一直是低電平，等PLL輸出穩(wěn)定有效之后拉高該信號。FPGA外部輸入復(fù)位信號rst_n和locked信號相與作為整個系統(tǒng)的復(fù)位信號。從PPL輸出端得到時鐘不僅頻率和相位上比較穩(wěn)定，而且網(wǎng)絡(luò)延時也相比內(nèi)部的邏輯產(chǎn)生的分配時鐘要小得多。


3 控制模塊

通過FPGA內(nèi)部的M4K塊配置移位寄存器不斷地讀進(jìn)新的采樣值，數(shù)據(jù)采樣回來后先經(jīng)過SDRAM放入緩存FIFO中，然后把該FIFO中的數(shù)據(jù)上傳到顯示器。該模塊的時鐘是由PLL電路對FPGA輸入的25 MHz晶振時鐘倍頻得到的。通過FPGA外部一組撥碼開關(guān)控制輸入電平為高或者低，從而設(shè)置不同的觸發(fā)和采樣模式。

3．1 SDRAM數(shù)據(jù)存儲模塊

將這個存儲模塊劃分為多個子模塊來實(shí)現(xiàn)。如圖3所示。sdram_ctrl是SDRAM狀態(tài)控制模塊，該模塊主要完成SDRAM的上電初始化以及定時刷新、讀／寫控制等狀態(tài)的變遷。內(nèi)部設(shè)計(jì)了兩個狀態(tài)機(jī)，一個用于上電初始化的狀態(tài)控制，另一個月用于正常工作時的狀態(tài)控制；sdram _cmd是SDRAM命令模塊，該模塊根據(jù)sdram_ctrl模塊的不同狀態(tài)指示輸出相應(yīng)的SDRAM控制命令和地址，sdram_wr_data是SDRAM數(shù)據(jù)讀／寫模塊，該模塊同樣是根據(jù)sdram_ctrl模塊的狀態(tài)指示完成SDRAM數(shù)據(jù)總線的控制，SDRAM的數(shù)據(jù)讀／寫都在該模塊完成。數(shù)據(jù)讀／寫借助了兩個存儲器(異步FIFO)如圖4所示。其中wrfifo用于寫SDRAM數(shù)據(jù)，rdfifo用于讀SDRAM數(shù)據(jù)。在設(shè)計(jì)中SDRAM讀／寫都是以8個字(16 b)為單位，使用FIFO中的當(dāng)前數(shù)據(jù)量作為操作SDRAM的狀態(tài)指示。當(dāng)wrfifo數(shù)量超過8個則發(fā)出寫SD]RAM請求，讀出wrfifo中的數(shù)據(jù)。同樣，在rdfifo數(shù)據(jù)少于256 B(rd-fifo半空)時發(fā)出讀SDRAM請求，讀出8個新的數(shù)據(jù)寫入rdfifo中，以保證后續(xù)電路總是持續(xù)的傳輸。SDRAM信號采集模塊在上電延時后從SDRAM的0地址開始寫入遞增數(shù)據(jù)，隨后通過內(nèi)部FIFO依次送入SDRAM。SDRAM的所有地址寫完數(shù)據(jù)后，啟動SDRAM讀邏輯，從0地址開始讀出SDRAM內(nèi)的數(shù)據(jù)放入緩存FIFO中，然后把該FIFO中的數(shù)據(jù)上傳到顯示器。


3．2 基于M4K的移位寄存器連續(xù)且可變頻的采樣模塊

為了實(shí)現(xiàn)有效效據(jù)的精確捕獲在不中斷程序運(yùn)行的情況下，有效數(shù)據(jù)長時間實(shí)時讀進(jìn)，提高嵌入式軟件性能分析的范圍和質(zhì)量。利用Cyclone芯片內(nèi)部M4K結(jié)構(gòu)配置移位寄存器對數(shù)據(jù)實(shí)時采樣，并且設(shè)置2個按鍵調(diào)節(jié)控制采樣頻率。

圖5為M4K移位寄存器原理圖。配置輸入／輸出的數(shù)據(jù)位寬w，移位寄存器的一個taps位寬m，總的taps數(shù)量n。這三個參數(shù)乘積就是占用的M4K存儲大小。從圖5中可看出，每個clk輸入一個移位數(shù)據(jù)，同時輸出一個數(shù)據(jù)，而M4K內(nèi)部則是每個clk周期移位一次，每個tap的輸出直接移位到下一個tap的輸入，配置后的輸出中可看到每個tap的最后一個w位寬的數(shù)據(jù)。

4 VGA顯示界面的設(shè)計(jì)

VGA界面設(shè)計(jì)主要完成對結(jié)果的顯示?？梢詫y試對象的數(shù)目、采樣模式、觸發(fā)信號的模式、采樣頻率進(jìn)行控制，并且將結(jié)果顯示成為波形圖以便使用者進(jìn)行觀察。在設(shè)計(jì)中需要的字符是通過取模軟件PCtoLCD2002，把定義的字模數(shù)據(jù)存儲在FPGA的M4K塊生成的ROM里，顯示的時候從ROM讀數(shù)據(jù)進(jìn)行顯示。

5 FPGA仿真及調(diào)試

實(shí)時數(shù)據(jù)采集分析數(shù)據(jù)量大，時序復(fù)雜，以10 kHz～100 MHz的采樣頻率進(jìn)行數(shù)據(jù)傳輸時，使用QuartusⅡ自帶的仿真工具生成的激勵，花費(fèi)的時間長，而且與實(shí)際處理結(jié)果有一定的偏差，無法有效的驗(yàn)證整體模塊的功能，同時也贍以對其進(jìn)行實(shí)時模擬。本文在使用QuartusⅡ自帶仿真工具的基礎(chǔ)上，將綜合后得到的結(jié)果導(dǎo)入Modesim 6．0中，編寫Testbench提供仿真激勵對邏輯分析儀的頂層模塊進(jìn)行仿真。通過比較整體功能進(jìn)行驗(yàn)證。圖6為邏輯分析儀頂層模塊仿真波形。

由圖6看出，3種采樣模式分別為001，010，100。001采樣模式被觸發(fā)后顯示后64個采樣數(shù)據(jù)；010采樣模式觸發(fā)后顯示前32個采樣數(shù)據(jù)和后32個采樣數(shù)據(jù)；100采樣模式觸發(fā)后顯示前64個采樣數(shù)據(jù)。清除采樣信號低有效，開始一個新的采樣觸發(fā)。經(jīng)過調(diào)試，該邏輯分析儀采樣頻率為100 MHz。在輸入采樣信號的情況下，能夠得到比較不錯的波形。圖7是在該采樣頻率下觀察到的波形。

6 結(jié)語

結(jié)果表明，該邏輯分析儀以每8個像素為單元作為一個采樣數(shù)據(jù)的顯示長度，最多16路信號捕獲輸入通道，1路信號觸發(fā)通道，3種信號采樣模式，數(shù)據(jù)的分析范圍和質(zhì)量得到提高，可方便科研、教學(xué)使用。