1 數(shù)字電路設計中的幾個基本概念：

1.1 建立時間和保持時間：

建立時間（setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間（hold time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間， 如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求，當然在一些情況下，建立時間和保持時間的值可以為零。 PLD/FPGA開發(fā)軟件可以自動計算兩個相關輸入的建立和保持時間。

1.2 FPGA中的競爭和冒險現(xiàn)象

信號在FPGA器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化,往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號稱為毛刺。如果一個組合邏輯電路中有毛刺出現(xiàn)，就說明該電路存在冒險。（與分立元件不同，由于PLD內部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA設計中尤為突出）圖2是一個邏輯冒險的例子，從圖3的仿真波形可以看出，A、B、C、D四個輸入信號經過布線延時以后，高低電平變換不是同時發(fā)生的，這導致輸出信號OUT出現(xiàn)了毛刺。（我們無法保證所有連線的長度一致，所以即使四個輸入信號在輸入端同時變化，但經過PLD內部的走線，到達或門的時間也是不一樣的，毛刺必然產生）。可以概括的講，只要輸入信號同時變化，（經過內部走線）組合邏輯必將產生毛刺。將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設計方法是錯誤的，這可能會導致嚴重的后果。 所以我們必須檢查設計中所有時鐘、清零和置位等對毛刺敏感的輸入端口，確保輸入不會含有任何毛刺。

如何處理毛刺

我們可以通過改變設計，破壞毛刺產生的條件，來減少毛刺的發(fā)生。例如，在數(shù)字電路設計中，常常采用格雷碼計數(shù)器取代普通的二進制計數(shù)器，這是因為格雷碼計數(shù)器的輸出每次只有一位跳變，消除了競爭冒險的發(fā)生條件，避免了毛刺的產生。

毛刺并不是對所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害，我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。 根據(jù)這個特性，我們應當在系統(tǒng)中盡可能采用同步電路，這是因為同步電路信號的變化都發(fā)生在時鐘沿，只要毛刺不出現(xiàn)在時鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。（由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時間）

去除毛刺的一種常見的方法是利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點，在輸出信號的保持時間內，用觸發(fā)器讀取組合邏輯的輸出信號，這種方法類似于將異步電路轉化為同步電路。圖4給出了這種方法的示范電路，圖5是仿真波形。

1.3 清除和置位信號

在FPGA的設計中，全局的清零和置位信號必須經過全局的清零和置位管腳輸入，因為他們也屬于全局的資源，其扇出能力大，而且在FPGA內部是直接連接到所有的觸發(fā)器的置位和清零端的，這樣的做法會使芯片的工作可靠、性能穩(wěn)定，而使用普通的IO腳則不能保證該性能。

在FPGA的設計中，除了從外部管腳引入的全局清除和置位信號外在FPGA內部邏輯的處理中也經常需要產生一些內部的清除或置位信號。清除和置位信號要求象對待時鐘那樣小心地考慮它們，因為這些信號對毛刺也是非常敏感的。

在同步電路設計中，有時候可以用同步置位的辦法來替代異步清0。在用硬件描述語言的設計中可以用如下的方式來描述：

異步清0的描述方法：
process(rst,clk)
begin
if rst=’1’ then
count=(others=>'0’);
elsif clk’event and clk=’1’ then
count=count+1;
end if;
end process;

同步清0的描述方法：
process
begin
wait until clk’event and clk=’1’;
if rst=’1’ then
count=(others=>’0’);
else
count=count+1;
end if;
end process;

1.4 觸發(fā)器和鎖存器：

我們知道，觸發(fā)器是在時鐘的沿進行數(shù)據(jù)的鎖存的，而鎖存器是用電平使能來鎖存數(shù)據(jù)的。所以觸發(fā)器的Q輸出端在每一個時鐘沿都會被更新，而鎖存器只能在使能電平有效器件才會被更新。在FPGA設計中建議如果不是必須那么應該盡量使用觸發(fā)器而不是鎖存器。

那么在使用硬件描述語言進行電路設計的時候如何區(qū)分觸發(fā)器和鎖存器的描述方法哪？其實有不少人在使用的過程中可能并沒有特意區(qū)分過，所以也忽略了二者在描述方法上的區(qū)別。下面是用VHDL語言描述的觸發(fā)器和鎖存器以及綜合器產生的電路邏輯圖。

觸發(fā)器的語言描述：
process
begin
wait until clk’event and clk=’1’;
q=d;
end process;

2 FPGA/CPLD中的一些設計方法

2.1 FPGA設計中的同步設計

異步設計不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此，異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識別為l或0。如果沒有正確地處理，亞穩(wěn)性會導致嚴重的系統(tǒng)可靠性問題。

另外，在FPGA的內部資源里最重要的一部分就是其時鐘資源（全局時鐘網絡），它一般是經過FPGA的特定全局時鐘管腳進入FPGA內部，后經過全局時鐘BUF適配到全局時鐘網絡的，這樣的時鐘網絡可以保證相同的時鐘沿到達芯片內部每一個觸發(fā)器的延遲時間差異是可以忽略不計的。

在FPGA中上述的全局時鐘網絡被稱為時鐘樹，無論是專業(yè)的第三方工具還是器件廠商提供的布局布線器在延時參數(shù)提取、分析的時候都是依據(jù)全局時鐘網絡作為計算的基準的。如果一個設計沒有使用時鐘樹提供的時鐘，那么這些設計工具有的會拒絕做延時分析有的延時數(shù)據(jù)將是不可靠的。

在我們日常的設計中很多情形下會用到需要分頻的情形，好多人的做法是先用高頻時鐘計數(shù)，然后使用計數(shù)器的某一位輸出作為工作時鐘進行其他的邏輯設計。其實這樣的方法是不規(guī)范的。比如下面的描述方法：
process
begin
wait until clk’event and clk=’1’;
if fck=’1’ then
count=(others=>’0’);
else
count=count+1;
end if;