選擇正確的FPGA設(shè)計工具
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FPGA設(shè)計流程（圖1 ）包括邏輯設(shè)計和物理設(shè)計，設(shè)計驗證和硬件驗證。一些FPGA廠商只提供廠商專有的設(shè)計工具，而另一些FPGA廠商則提供第三方工具和廠商專有工具的組合。第三方工具主要用于“前端”的綜合和仿真，而廠商的專有工具專注于 “后端”的物理設(shè)計和硬件驗證。
邏輯設(shè)計
邏輯設(shè)計包括幾乎能用于所有應(yīng)用的各種輸入方式，如VHDL、Verilog、知識產(chǎn)權(quán)核、嵌入式處理器，頂層電路圖和DSP模塊。
圖1中的設(shè)計輸入是簡化的示意圖，這個階段也可能需要HDL Linting （檢查是否違反語法規(guī)則，優(yōu)選的代碼風格，以及設(shè)計規(guī)劃）。在設(shè)計的早期階段還可以進行I / O規(guī)劃，針對團隊協(xié)作的設(shè)計劃分，早期靜態(tài)時序分析和功率計算等。
物理設(shè)計
隨著設(shè)計規(guī)劃過程的進行，添加的物理約束會影響映射，布局和布線。物理設(shè)計看起來比較直觀，然而，這個階段中要滿足時序要求，以及添加關(guān)鍵功能以產(chǎn)生所需的系統(tǒng)解決方案，因此驗證是至關(guān)重要的。
設(shè)計驗證和硬件驗證
一旦設(shè)計完成，問題就轉(zhuǎn)換成，這個設(shè)計是否能正常工作？設(shè)計驗證工具包括靜態(tài)時序分析，時序仿真和功耗計算，這些工具用來確保建立和保持時間滿足時序要求，關(guān)鍵路徑滿足性能要求，以及電源供應(yīng)足以滿足系統(tǒng)功耗等等。如果設(shè)計不能正常工作，還有更多的工具可用來進行邏輯分析，甚至軟件代碼調(diào)試。
選擇正確的FPGA設(shè)計工具
選擇設(shè)計工具時，決定的部分因素是所選的芯片，因為設(shè)計流程的物理（ “后端” ）部分總是芯片供應(yīng)商專有的。然而，做選擇設(shè)計工具的決定時，還應(yīng)該認真評估綜合和仿真工具（“前端”）的性能和功能。
擁有第三方綜合和仿真工具的FPGA設(shè)計工具套件可以為用戶提供更高的價值。針對前端設(shè)計任務(wù)的第三方工具通常是優(yōu)異的，因為EDA供應(yīng)商致力于以下幾個方面的努力：
專注于設(shè)計工具
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為了保持競爭力，必須不斷完善他們的工具
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根據(jù)對EDA市場的廣泛和全面的了解，以及客戶的需求來設(shè)計工具
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必須提供適應(yīng)不同設(shè)計流程要求的工具
例如，在萊迪思的ispLEVER設(shè)計工具套件中，我們選擇了第三方工具實現(xiàn)綜合，以及功能和時序仿真。目前，該萊迪思工具套件包括Synplify ®的專業(yè)版本和Aldec Active-HDL的萊迪思版本。
第三方工具的優(yōu)點
Synplify Pro
萊迪思軟件中集成的Synplify Pro是一種先進的FPGA綜合的解決方案，提供優(yōu)異的性能和高效率的設(shè)計。該工具還包括Synplicity的HDL分析工具，使用戶能夠快速的進行調(diào)試和改進Verilog或VHDL代碼。該工具為用戶提供RTL 或門級的圖形表示，并可以在RTL和圖形表示之間進行交叉定位。
Active-HDL
在Aldec Active-HDL的萊迪思版本中，可以在單個設(shè)計中進行VHDL和Verilog的混合仿真。此外，項目管理，設(shè)計輸入（包括語言助手、層次化顯示，腳本生成和測試平臺生成）以及調(diào)試和分析工具（如代碼跟蹤，斷點管理，波形編輯和瀏覽）都集成在這個驗證平臺。
結(jié)論
在綜合和仿真方面，EDA供應(yīng)商是公認的專家；而在物理設(shè)計和硬件驗證方面，只有FPGA廠商能設(shè)計和提供為芯片專門優(yōu)化的后端工具。我們的經(jīng)驗是借助于領(lǐng)先EDA供應(yīng)商的專業(yè)技術(shù)使FPGA設(shè)計工具套件為用戶提供更高的價值。
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