以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點，才能達到設(shè)計要求，這個工作量和設(shè)計周期都不是我們能想象的。現(xiàn)在設(shè)計要求的時間和周期都很短，用原理圖這個方法顯然就不符合實際了。

Verilog 設(shè)計法與傳統(tǒng)的電路原理圖輸入法的比較：一個是設(shè)計周期明顯變短，另外硬件描述語言和工藝是無關(guān)的，這個就大大減小了工作量。和硬件相關(guān)的一些約束、對芯片的一些要求都可以交給 EDA 工具去做，大大的加快了設(shè)計速度，減少了工程師的工作量。

軟核、固核和硬核。

軟核（ Soft Core ）是指功能經(jīng)過驗證的、可綜合的、實現(xiàn)后電路結(jié)構(gòu)總門數(shù)在 5000 門以上的 Verilog HDL 模型。

固核（ Firm Core ）是指在某一種現(xiàn)場可編程門陣列（ FPGA ）器件上實現(xiàn)的，經(jīng)驗證是正確的，且門數(shù)在 5000 門以上的電路結(jié)構(gòu)編碼文件。

硬核（ Hard Core ）是指在某一種專用集成電路工藝（ ASIC ）器件上實現(xiàn)的，經(jīng)驗證是正確的，且門數(shù)在 5000 門以上的電路結(jié)構(gòu)版圖掩膜。

軟核具有最大的靈活性，可以借助 EDA 工具與其他的設(shè)計結(jié)合起來作為一體，固核和硬核相對而言靈活性就要差很多了，所以我們需要著重發(fā)展軟核的設(shè)計和推廣軟核的重用技術(shù)。另外，用軟核構(gòu)成的器件稱為虛擬儀器，國際上專門一個組織叫 “ 虛擬接口聯(lián)盟 ” （ Virtual Socket Interface Alliance ）來協(xié)調(diào)軟核以及虛擬儀器的重復(fù)利用方面的工作。