1.要保證Verilog HDL賦值語句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn)：

2.不使用initial。

3.不使用#10。

4.不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。

5.不使用用戶自定義原語（UDP元件）。

6.盡量使用同步方式設(shè)計(jì)電路。

7.除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門級元件來描述設(shè)計(jì)的方法，建議采用行為語句來完成設(shè)計(jì)。

8.用always過程塊描述組合邏輯，應(yīng)在敏感信號列表中列出所有的輸入信號。

9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，應(yīng)盡量使用器件的全局復(fù)位端作為系統(tǒng)總的復(fù)位。

10對時(shí)序邏輯描述和建模，應(yīng)盡量使用非阻塞賦值方式。對組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個過程塊中，最好不要同時(shí)用阻塞賦值和非阻塞賦值。

11.不能在一個以上的always過程塊中對同一個變量賦值。而對同一個賦值對象不能既使用阻塞式賦值，又使用非阻塞式賦值。

12.如果不打算把變量推導(dǎo)成鎖存器，那么必須在if語句或case語句的所有條件分支中都對變量明確地賦值。

13.避免混合使用上升沿和下降沿觸發(fā)的觸發(fā)器。

14.同一個變量的賦值不能受多個時(shí)鐘控制，也不能受兩種不同的時(shí)鐘條件（或者不同的時(shí)鐘沿）控制。

16.避免在case語句的分支項(xiàng)中使用x值或z值。

1.initial

只能在test bench中使用，不能綜合。

2.events

event在同步test bench時(shí)更有用，不能綜合。

3.real

不支持real數(shù)據(jù)類型的綜合。

4.time

不支持time數(shù)據(jù)類型的綜合。

5.force 和release

不支持force和release的綜合。

6.assign 和deassign

不支持對reg 數(shù)據(jù)類型的assign或deassign進(jìn)行綜合，支持對wire數(shù)據(jù)類型的assign或deassign進(jìn)行綜合。

7.fork join

不可綜合，可以使用非塊語句達(dá)到同樣的效果。

8.primitives

支持門級原語的綜合，不支持非門級原語的綜合。

9.table

不支持UDP 和table的綜合。

10.敏感列表里同時(shí)帶有posedge和negedge

如：always @(posedge clk or negedgeclk) begin…end 這個always塊不可綜合。

11.同一個reg變量被多個always塊驅(qū)動

12.延時(shí)

以#開頭的延時(shí)不可綜合成硬件電路延時(shí)，綜合工具會忽略所有延時(shí)代碼，但不會報(bào)錯。如：a=#10 b; 這里的#10是用于仿真時(shí)的延時(shí)，在綜合的時(shí)候綜合工具會忽略它。也就是說，在綜合的時(shí)候上式等同于a=b;

13.與X、Z的比較

可能會有人喜歡在條件表達(dá)式中把數(shù)據(jù)和X(或Z)進(jìn)行比較，殊不知這是不可綜合的，綜合工具同樣會忽略。所以要確保信號只有兩個狀態(tài)：0或1。