FPGA簡介

　　FPGA（現(xiàn)場可編程門陣列）作為可編程邏輯器件，是在PAL等邏輯器件的基礎上發(fā)展而來，其規(guī)模比較大，可以代替幾百塊通用IC芯片。它的結構主要由3部分組成：一個二維的邏輯塊陣列，構成了其邏輯組成核心；輸入／輸出塊；連接邏輯塊的互連資源。隨著超大規(guī)模集成電路工藝的不斷提高，F(xiàn)PGA的規(guī)模也越來越大，它的單片邏輯門數(shù)已可達上百萬門，功能也不斷增強。用戶可以在其基礎上簡單快捷的完成設計。本設計采用芯片EP2C35F672C6。

　　使用FPGA設計數(shù)字系統(tǒng)電路主要有如下特點：

　　1）設計靈活FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。

　　2）集成度高 一片F(xiàn)PGA可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。

　　3）工作速度快FPGA的設計思想是并行的設計思想，而不是順序執(zhí)行的軟件思想，這樣在設計上就大大提高了系統(tǒng)的工作速度。

　　4）降低成本 隨著FPGA的工藝發(fā)展，F(xiàn)PGA已經(jīng)克服自身價位高的缺點，具有較高的性價比。

　　在雷達設計中，需要對接收到的信號首先進行模數(shù)轉換，其轉換速度和準確性直接決定了之后FFT等運算的準確性，最終影響雷達測量精度。介紹了一種基于FPGA，利用芯片ADS7890實現(xiàn)一種快速14位串行AD轉換，對系統(tǒng)的軟件和硬件做了說明。硬件部分主要為ADS7890的基本外圍電路以及芯片EP2C35F672C與其的控制連接，軟件部分利用Quartus II 8．0編程。

　　當前實時測距技術有超聲波測距、激光測距、雷達測距等。在原理上以上幾種測距方式類似，但毫米波雷達測距克服了其他幾種探測方式在運用中的一些缺點。毫米波雷達有穩(wěn)定的探測性能，與光學相比，它不易受對象物表面形狀和顏色的影響，而與超聲波、紅外線相比，它不受大氣紊流的影響，且受雨、霧、雪、陽光、灰塵等的干擾小。雷達接收到的信號為一調頻連續(xù)波信號，而隨著數(shù)字化的發(fā)展，在檢測、控制等領域，越來越多的模擬信號需要轉換成數(shù)字信號進行處理。AD轉換即是將輸入的模擬信號以二進制數(shù)字輸出的過程，根據(jù)香農(nóng)（Shannon）定理：如果隨時間變化的模擬信號的最高頻率為ω，只要按照采樣頻率ωs≥2ωmax進行采樣，那么取出的樣品系列（f1*（t）、f2*（t），…）就足以代表（或恢復）f（t）。其主要包括采樣、保持、量化和編程4個過程。

　　對應特定的應用，AD轉換要求不同，在高頻雷達設計中，要求AD轉換有較高的轉換速度，才能實時測距；而最終雷達測距的精度，與AD轉換、FFT的位數(shù)有直接關系。一些自帶AD的單片機不僅數(shù)據(jù)處理速度慢，且AD位數(shù)也達不到要求，故本設計采用基于FPGA平臺，利用ADS78 90實現(xiàn)快速、高精度的模數(shù)轉換。

　　1 系統(tǒng)硬件電路

　　系統(tǒng)主要總體結構如圖1所示。

　　該系統(tǒng)采用ALTERA公司的芯片EP2C35F672C6為控制核心，對ADS7890進行控制及轉換結果數(shù)據(jù)處理。雷達測距可采用雷達IVS-167，它是Innosent公司推出的一款IVS（Innosent VCO stereo）系列的K-波段帶VCO的雷達收發(fā)器。由于采用平面微帶天線結構，且收發(fā)天線合一，使得其外形十分小巧，在工作中不僅節(jié)能省電，而且非常易于集成于各種電路，也易于在安裝環(huán)境中構建模塊保護設施。

　　在本設計中，以雷達接收信號為模擬信號輸入，通過功放電路使輸入信號達到AD轉換芯片要求，再利用FPGA產(chǎn)生時序控制ADS7890串行發(fā)送數(shù)字信號的開始、結束，并對接收到的數(shù)據(jù)處理后通過led顯示結果。

　　1．1 芯片ADS7890

　　ADS7890是一種高位快速AD轉換芯片，包含2．5 V內部參考電壓的模擬14位串行AD轉換器，其最高采樣率為1．25 MSPS，具有48個引腳，可作為SPI或DSP接口。芯片中含省電設備，當轉換速度較低時進入省電模式。芯片可應用于光電傳感器、電機電流／電壓傳感器、醫(yī)療檢測儀器、高速數(shù)據(jù)采集系統(tǒng)等。

　　ADS7890的基本外圍電路如圖2所示。模擬地與數(shù)字地分開。、SDO 5個引腳與控制芯片相連。

　　2 系統(tǒng)軟件設計

　　FPGA的基本控制時序圖如圖3所示。FS位為數(shù)據(jù)幀格式調節(jié)，其為高時為SPI模式，置低時為DSP模式，此設計用于SPI，將FS置高。CS下降沿觸發(fā)ADS7890發(fā)送數(shù)據(jù)，在SCLK上升沿發(fā)送一位數(shù)據(jù)，14個脈沖對應AD轉換的14位結果，之后用1、2個SCLK周期作為延時，以保證AD結果正確性。設置一位BUSY作為忙標志，置高后不接受數(shù)據(jù)。設置一復位位RESRT。SDO為數(shù)據(jù)傳輸位。

　　編程設計采用VHDL語言。VHDL主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。除了含有許多硬件特征的語句外，VHDL的語言形式和描述風格與句法十分類似于一般的計算機高級語言。一個完整的VHDL語言程序通常含有5個部分：實體（EnTIty）、結構體（ArcbAtecture）、配置（ConfiguraTIon）、程序包（Package）和庫（Library）。

　　源程序中的結構體定義如下。注意ADS7890的輸入對應的是EP2C35F672C6的輸出。

　　3 結論

　　隨著數(shù)字化的發(fā)展，AD轉換在各個領域得到了充分的應用，而對其的要求也越來越高。本設計采用高集成度的FPGA為硬件平臺，實現(xiàn)對高分辨率模數(shù)轉換芯片ADS7890的控制應用，經(jīng)實際檢驗具有較高轉換精度，對快速變化的輸入信號具有反應靈敏，系統(tǒng)測試準確、穩(wěn)定可靠。