犯錯(cuò)乃人之常情。但對(duì)于系統(tǒng)的模數(shù)轉(zhuǎn)換器（ADC），我們能夠提出什么樣的要求呢？我們將回顧轉(zhuǎn)換誤差率（CER）測(cè)試的范圍和高速ADC的分析。取決于采樣速率和所需的目標(biāo)限值，ADCCER測(cè)量過(guò)程可能需要數(shù)周或數(shù)月時(shí)間。為實(shí)現(xiàn)高置信度（CL），出現(xiàn)首次錯(cuò)誤之后常常還需要進(jìn)行測(cè)試（Redd，2000）。對(duì)于那些要求低轉(zhuǎn)換誤差率的系統(tǒng)，需要付出努力來(lái)詳盡地予以量化。一切完成后，我們便能確定高置信度的誤差率—優(yōu)于10–15。許多實(shí)際高速采樣系統(tǒng)，如電氣測(cè)試與測(cè)量設(shè)備、生命系統(tǒng)健康監(jiān)護(hù)、雷達(dá)和電子戰(zhàn)對(duì)抗等，不能接受較高的ADC轉(zhuǎn)換誤差率。這些系統(tǒng)要在很寬的噪聲頻譜上尋找極其罕見(jiàn)或極小的信號(hào)。誤報(bào)警可能會(huì)引起系統(tǒng)故障。因此，我們必須能夠量化高速ADC轉(zhuǎn)換誤差率的頻率和幅度。

CER與BER

首先，讓我們理清誤差率描述中的兩大差異。轉(zhuǎn)換誤差率（CER）通常是ADC關(guān)于模擬電壓采樣的判斷不正確的結(jié)果，因此，與轉(zhuǎn)換器輸入的滿(mǎn)量程范圍相比較，其相應(yīng)的數(shù)字碼也不正確。ADC的誤碼率（BER）也能描述類(lèi)似的誤差，但就我們的討論而言，我們把BER定義為純數(shù)字接收錯(cuò)誤；如果沒(méi)有這種錯(cuò)誤，那么轉(zhuǎn)換的碼數(shù)據(jù)就是正確的。這種情況下，正確的ADC數(shù)字輸出未能被FPGA或ASIC等下游邏輯器件正確接收到。代碼出錯(cuò)的程度及其出現(xiàn)的頻率就是本文余下部分要討論的內(nèi)容。僅僅閱讀數(shù)據(jù)手冊(cè)中的技術(shù)參數(shù)，可能難以掌握ADC轉(zhuǎn)換誤差。使用轉(zhuǎn)換器數(shù)據(jù)手冊(cè)中的單個(gè)數(shù)據(jù)，當(dāng)然可以對(duì)轉(zhuǎn)換誤差率進(jìn)行某種估計(jì)，但該數(shù)據(jù)量化的到底是什么呢？您無(wú)從判斷多大的樣本偏差可被視為錯(cuò)誤，無(wú)法確定試驗(yàn)測(cè)量或仿真的置信度。必須將“錯(cuò)誤”定義限定在已知出現(xiàn)頻率所對(duì)應(yīng)的幅度以?xún)?nèi)

誤差源

有多種誤差源會(huì)造成ADC轉(zhuǎn)換錯(cuò)誤，內(nèi)部和外部均有。外部誤差源包括系統(tǒng)電源毛刺、接地反彈、異常大的時(shí)鐘抖動(dòng)和可能有錯(cuò)的控制命令。ADC數(shù)據(jù)手冊(cè)中的建議和應(yīng)用筆記通常會(huì)說(shuō)明避開(kāi)這些外部問(wèn)題的最佳系統(tǒng)布局做法。ADC內(nèi)部誤差源主要可歸因于亞穩(wěn)態(tài)（Beavers，2014）或模擬域中各級(jí)之間的殘余處理傳遞，以及數(shù)字域和物理層中的輸出時(shí)序誤差。ADC設(shè)計(jì)團(tuán)隊(duì)在器件開(kāi)發(fā)過(guò)程中必須分析這些挑戰(zhàn)。

圖1. 對(duì)于滿(mǎn)量程上模擬分辨率的各個(gè)位，理想ADC樣本都有單一數(shù)字輸 出（左圖）。實(shí)際ADC輸出行為的一個(gè)例子（右圖）顯示了與內(nèi)部和外部噪聲

相關(guān)的某種模糊性。

圖3.輸入端開(kāi)路或浮空時(shí)，理想ADC會(huì)采樣輸出一個(gè)中間電平失調(diào)碼，如左側(cè)直方圖所示。實(shí)際ADC會(huì)有折合到輸入端的噪聲，其在對(duì)數(shù)尺度上應(yīng)表現(xiàn)為高斯形狀的彎曲直方圖（右側(cè)）。

ADC的積分非線(xiàn)性（INL）是ADC滿(mǎn)量程輸入范圍內(nèi)實(shí)際樣本編碼相對(duì)于理想輸出的傳遞函數(shù)（Kester，2005）。ADC數(shù)據(jù)手冊(cè)通常也會(huì)說(shuō)明此信息并給出其曲線(xiàn)。與理想編碼的最大偏差通常用某一數(shù)量的LSB來(lái)表示。下面是INL曲線(xiàn)示例。雖然它反映了一定量的絕對(duì)誤差，但在大部分16位或稍低分辨率的高速ADC中，INL通常只有0到3個(gè)碼。它不是轉(zhuǎn)換器實(shí)際誤差率的主要貢獻(xiàn)因素。

圖4.INL曲線(xiàn)示例，在所有ADC編碼上測(cè)量，與理想樣本相比，最大誤差為±1LSB或±1個(gè)碼，對(duì)ADC轉(zhuǎn)換誤差而言基本上可忽略不計(jì)。

測(cè)試方法

針對(duì)長(zhǎng)期CER檢測(cè)，測(cè)試方法可以使用非常低的ADC輸入頻率（相對(duì)于時(shí)鐘速率而言）。在任何兩個(gè)相鄰樣本點(diǎn)之間構(gòu)成一條直線(xiàn)，正弦波斜率可近似為該直線(xiàn)的斜率。類(lèi)似地，略高于采樣速率的輸入頻率會(huì)混疊為低頻。對(duì)于這種情況，有一個(gè)可預(yù)測(cè)的理想解決方案能讓各相鄰樣本處于前一樣本的±1個(gè)碼內(nèi)。輸入信號(hào)頻率和編碼采樣時(shí)鐘頻率必須鎖定，保持可預(yù)測(cè)的相位對(duì)齊。如果此相位不是恒定值，對(duì)齊就會(huì)異相，測(cè)量數(shù)據(jù)將沒(méi)有用處。因此，為了計(jì)算理想轉(zhuǎn)換結(jié)果，樣本（N+1）–sample（N）應(yīng)相差一個(gè)碼，幅度不超過(guò)1。所有ADC固有的可預(yù)測(cè)小轉(zhuǎn)換誤差源包括積分非線(xiàn)性、輸入噪聲、時(shí)鐘抖動(dòng)和量化噪聲。所有這些噪聲貢獻(xiàn)都可以累加以獲得最差限值，若超過(guò)此限值，誤差將被視為來(lái)自?xún)蓚€(gè)相鄰轉(zhuǎn)換樣本。16位ADC的輸出編碼數(shù)是12位轉(zhuǎn)換器的24或16倍。

因此，該擴(kuò)展分辨率會(huì)影響用于限制轉(zhuǎn)換誤差率測(cè)試的編碼數(shù)。在其他一切都相同時(shí)，16位ADC的限值將被12位ADC寬16倍?？墒褂肁DC內(nèi)置自測(cè)（BIST）功能并根據(jù)熱噪聲、時(shí)鐘抖動(dòng)和其他系統(tǒng)非線(xiàn)性來(lái)確定誤差閾值。當(dāng)超過(guò)誤差限值時(shí)，可在ADC內(nèi)核中標(biāo)記特定樣本及其對(duì)應(yīng)的樣本數(shù)和誤差幅度。使用內(nèi)部BIST的一大好處，是它將誤差源界定在ADC內(nèi)核本身，排除了專(zhuān)屬于數(shù)字?jǐn)?shù)據(jù)傳輸輸出的接收位錯(cuò)誤引起的誤差。一旦明確誤差閾值，便可執(zhí)行涉及ADC、鏈路以及FPGA或ASIC的完整系統(tǒng)測(cè)量，以便確定全分量CER。

圖5.ADC轉(zhuǎn)換誤差率與其熱噪聲的關(guān)系通常只能通過(guò)晶體管級(jí)電路仿真獲得。上圖為一個(gè)12位ADC的示例圖，要實(shí)現(xiàn)10–15的CER，其必須能承受8Σ的熱噪聲。

現(xiàn)在看看如何計(jì)算熱噪聲貢獻(xiàn)（Brannon，2003）。

SNR=20log（VSIGNAL/VNOISE）

VNOISE=VSIGNAL&TImes;10^（–SNR/20）

為得出ADC的均方根噪聲，必須調(diào)整VFULLSCALE：

VNOISE=（VFULLSCALE/（2&TImes;（2）&TImes;10^（–SNR/20）

利用以下公式計(jì)算AD9625的熱噪聲限值，它是一款12位2.6GSPSADC，設(shè)計(jì)滿(mǎn)量程范圍（FSR）為1.1V，SNR為55，2.508MHz混疊輸入頻率。熱噪聲限值=8&TImes;VINpp×10^（SNR/20）/2√（2）=3.39mV~±12個(gè)碼。

本例中，對(duì)于10–15誤差限值，單單熱噪聲的8Σ分布就能貢獻(xiàn)最 多±12個(gè)碼。這應(yīng)針對(duì)ADC的折合到輸入端總噪聲測(cè)量進(jìn)行測(cè)

試。注意：數(shù)據(jù)手冊(cè)中的折合到輸入端噪聲可能不是基于足夠 大的樣本規(guī)模（用于10–15測(cè)試）而測(cè)得的。折合到輸入端噪聲包含 所有內(nèi)部噪聲源，包括熱噪聲。

為了明確界限以盡可能包含所有噪聲源，包括測(cè)試設(shè)備，我們 使用內(nèi)部BIST來(lái)測(cè)量誤差幅度分布。利用AD9625的內(nèi)部BIST，以

2.5GSPS運(yùn)行，混疊AIN頻率為80kHz，接近ADC滿(mǎn)量程，使用標(biāo)稱(chēng) 電源和溫度條件執(zhí)行CER測(cè)量，為期20天。

假設(shè)模擬電壓轉(zhuǎn)換為數(shù)字表示的所有ADC處理都是理想的。數(shù) 字?jǐn)?shù)據(jù)仍然需要精確傳輸，并在信號(hào)鏈的下游FPGA或ASIC中的

下一級(jí)處理中精確接收。這一級(jí)的數(shù)字混亂通常由位錯(cuò)誤或誤 碼率來(lái)定義。然而，ADC的數(shù)據(jù)眼圖輸出的綜合特性可以在PCB

走線(xiàn)末端直接測(cè)量，并與JESD204B接收器眼罩比較，從而非常 好地了解輸出質(zhì)量（Farrelly，Loberg2013）1。

在1Σ內(nèi)以2.6GSPS運(yùn)行時(shí)，為了確立10–15的CER，10的15次方個(gè) 樣本，需要讓此測(cè)試連續(xù)運(yùn)行4.6天。對(duì)于更大的Σ，要確立更

高的置信度，此測(cè)試需要運(yùn)行更長(zhǎng)時(shí)間2。測(cè)試需要非常穩(wěn)定的 測(cè)試環(huán)境和干凈的電源。被測(cè)轉(zhuǎn)換器的電壓源如有任何毛刺未

被抑制，將導(dǎo)致測(cè)量錯(cuò)誤，測(cè)試將不得不從頭再來(lái)。

圖6. 利用ADC樣本與理想輸出碼相比較的長(zhǎng)期直方圖，我們可以檢測(cè)任何超出計(jì)算限值的偏差。該直方圖類(lèi)似于泊松分布圖。

系統(tǒng)

懂得單個(gè)轉(zhuǎn)換器的CER之后，我們便可計(jì)算一個(gè)包含許多轉(zhuǎn)換器的高級(jí)同步系統(tǒng)的誤差率。許多系統(tǒng)工程師會(huì)問(wèn)：在一個(gè)使用大量ADC的大型復(fù)雜系統(tǒng)中，累積ADC轉(zhuǎn)換誤差率將是多少？

因此，對(duì)于高級(jí)多信號(hào)采集系統(tǒng)，第二考慮事項(xiàng)就是確定一系列（而不是某一個(gè)）轉(zhuǎn)換器的轉(zhuǎn)換誤差率。乍看之下，這似乎是一個(gè)令人怯步的任務(wù)。幸運(yùn)的是，測(cè)得或算得單個(gè)ADC的CER之后，將此誤差率外推到多個(gè)ADC并不是那么困難。這樣，函數(shù)就變成基于系統(tǒng)所用轉(zhuǎn)換器數(shù)目的概率擴(kuò)張方程。

首先，求出單個(gè)轉(zhuǎn)換器不發(fā)生錯(cuò)誤的概率。它僅比1略小一點(diǎn)，即1減去誤差率值（1–CERSINGLE）。其次，系統(tǒng)中有多少個(gè)ADC，便將該概率自乘多少次，即（1–CERSINGLE）#ADCs。最后，將1減去上述值，便可得出系統(tǒng)會(huì)出錯(cuò)的誤差率。我們得到以下方程：

CERMULTIPLE=1–（1–CERSINGLE）#ADCs

考慮一個(gè)使用99個(gè)ADC，單個(gè)ADC的CER為10–15的系統(tǒng)。

1–CERSINGLE=0.999999999999999

CERMULTIPLE=1–（0.999999999999999）99=

9.8999999999995149000000000799095×10–14（~about10–13）

可以看出，現(xiàn)在的CERMULTIPLE值幾乎比CERSINGLE

（10–15）大100倍。由此可以得知，含有99個(gè)ADC的系統(tǒng)的轉(zhuǎn)換誤差率大致等于單個(gè)ADC的CER乘以系統(tǒng)中的ADC數(shù)量。從根本上說(shuō)，它高于單個(gè)ADC的轉(zhuǎn)換誤差率，既受單個(gè)ADC轉(zhuǎn)換誤差率的限制，也受系統(tǒng)所用轉(zhuǎn)換器數(shù)量的限制。因此，我們可以得出結(jié)論：包含許多ADC的系統(tǒng)與單個(gè)ADC相比，總轉(zhuǎn)換誤差率會(huì)顯著提高。

圖7.使用多個(gè)轉(zhuǎn)換器的系統(tǒng)的CER正比于單個(gè)轉(zhuǎn)換器的CER乘以ADC數(shù)量。

確定ADC轉(zhuǎn)換誤差可能很困難，但仍是可實(shí)現(xiàn)的。第一步是確定系統(tǒng)中的轉(zhuǎn)換誤差大致有多大。然后需要確定一組適當(dāng)?shù)挠薪缯`差限值，包括預(yù)期ADC操作的非線(xiàn)性良性源。最后，特定測(cè)量算法可實(shí)現(xiàn)大部分或全部測(cè)試。測(cè)量結(jié)果可外推到測(cè)試界限之外，以獲得額外的近似。