10、FPGA的時(shí)序基礎(chǔ)理論

　　我們的分析從下圖開始，下圖是常用的靜態(tài)分析結(jié)構(gòu)圖，一開始看不懂公式不要緊，因?yàn)槲視?huì)在后面給以非常簡(jiǎn)單的解釋：

　　這兩個(gè)公式是一個(gè)非常全面的，準(zhǔn)確的關(guān)于建立時(shí)間和保持時(shí)間的公式。其中Tperiod為時(shí)鐘周期;Tcko為D觸發(fā)器開始采樣瞬間到D觸發(fā)器采樣的數(shù)據(jù)開始輸出的時(shí)間;Tlogic為中間的組合邏輯的延時(shí);Tnet為走線的延時(shí);Tsetup為D觸發(fā)器的建立時(shí)間;Tclk_skew為時(shí)鐘偏移，偏移的原因是因?yàn)闀r(shí)鐘到達(dá)前后兩個(gè)D觸發(fā)器的路線不是一樣長(zhǎng)。

　　這里我們來(lái)做如下轉(zhuǎn)化：

　　因?yàn)閷?duì)于有意義的時(shí)序約束，建立時(shí)間余量Tslack,setup和保持時(shí)間余量Thold都要大于0才行，所以對(duì)于時(shí)序約束的要求其實(shí)等價(jià)于：

　　Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew (1)

　　Tcko+Tlogic+Tnet>Thold+Tclk_skew (2)

　　之前說(shuō)了，這兩個(gè)公式是最全面的，而實(shí)際上，大部分教材沒講這么深，他們對(duì)于一些不那么重要的延時(shí)沒有考慮，所以就導(dǎo)致不同的教材說(shuō)法不一。這里，為了得到更加簡(jiǎn)單的理解，我們按照常規(guī)，忽略兩項(xiàng)Tnet和Tclk_skew。原因在于Tnet通常太小，而Tclk_skew比較不那么初級(jí)。簡(jiǎn)化后如下：

　　Tperiod>Tcko+Tlogic+Tsetup (3)

　　Tcko+Tlogic>Thold (4)

　　簡(jiǎn)單多了吧!但是你能看出這兩個(gè)公式的含義嗎?其實(shí)(3)式比較好理解，意思是數(shù)據(jù)從第一個(gè)觸發(fā)器采樣時(shí)刻傳到第二個(gè)觸發(fā)器采樣時(shí)刻，不能超過一個(gè)時(shí)鐘周期啊!假如數(shù)據(jù)傳輸超過一個(gè)時(shí)鐘周期，那么就會(huì)導(dǎo)致第二個(gè)觸發(fā)器開始采樣的時(shí)候，想要的數(shù)據(jù)還沒有傳過來(lái)呢!那么(4)式又如何理解呢?老實(shí)說(shuō)，一般人一眼看不出來(lái)。

　　我們對(duì)于(4)式兩邊同時(shí)加上Tsetup，得到(5)：

　　Tcko+Tlogic+Tsetup>Thold+Tsetup (5)

　　結(jié)合(3)式和(5)式，我們得到如下的式子：

　　Thold+Tsetup <tcko+tlogic+tsetup< p="" (6)

　　這個(gè)式子就是那個(gè)可以讓我們看出規(guī)律的式子。也是可以看出靜態(tài)時(shí)序分析本質(zhì)的式子。

　　Tcko+Tlogic+Tsetup是指數(shù)據(jù)從第一級(jí)觸發(fā)器采樣瞬間開始，傳輸?shù)降诙?jí)觸發(fā)器并被采樣的傳輸延時(shí)。我們簡(jiǎn)稱為數(shù)據(jù)傳輸延時(shí)。下面講述(6)式兩端的含義。

　　Tcko+Tlogic+Tsetup< Tperiod ：約定數(shù)據(jù)傳輸延時(shí)不能太大，如果太大(超過一個(gè)時(shí)鐘周期)，那么第二級(jí)觸發(fā)器就會(huì)在采樣的時(shí)刻發(fā)現(xiàn)數(shù)據(jù)還沒有到來(lái)。

　　Thold+Tsetup

　　綜上，我們就可以知道，數(shù)據(jù)傳輸延時(shí)既不能太大以至于超過一個(gè)時(shí)鐘周期，也不能太小以至于小于觸發(fā)器采樣窗口的寬度。這就是靜態(tài)時(shí)序分析的終極內(nèi)涵。有了這個(gè)，就不需要再記任何公式了。

　　11、CPLD、FPGA加載原理

　　LD一般用JTAG接口進(jìn)行加載，內(nèi)部有FLASH和SRAM，CPLD的配置文件可存在在內(nèi)置的FLASH中，因此下電不會(huì)丟失，不需要每次上電的時(shí)候，額外對(duì)CPLD進(jìn)行配置結(jié)構(gòu)如下：

　　方式一：當(dāng)SRAM為空時(shí)(CPLD一次都未加載過或者CPLD內(nèi)部FLASH存儲(chǔ)的配置文件有問題，不能加載到SRAM中)，F(xiàn)lash編程進(jìn)入直接模式，此時(shí)CPLD的IO管腳狀態(tài)由BSCAN registers(邊界掃描寄存器)決定，BSCAN registers可以將IO設(shè)置成high, low, tristate (default), or current value四種。

　　方式2：

　　方式二：當(dāng)SRAM不為空的時(shí)候，F(xiàn)lash 可進(jìn)行background編程模式.在此模式下，在加載on-chipFlash時(shí)，允許CPLD器件仍然維持在用戶操作模式下(即CPLD可以正常工作)。

　　IEEE 1532標(biāo)準(zhǔn)簡(jiǎn)介IEEE 1532標(biāo)準(zhǔn)是一個(gè)基于IEEE 1149.1的在板編程的新標(biāo)準(zhǔn)，標(biāo)準(zhǔn)的名字為IEEE Standard for In-System Configuration of ProgrammableDevices。 在1993年，出現(xiàn)ISP(In-System Programming)的概念和應(yīng)用。隨之產(chǎn)生了應(yīng)用IEEE1149.1進(jìn)行ISP的需求。各個(gè)廠商提供了類似的不相同的基于JTAG的ISP工具。1996年4月，半導(dǎo)體廠商、ISP工具開發(fā)者、ATE開發(fā)商正式提出了IEEE 1532標(biāo)準(zhǔn)，旨在為JTAG器件的在板編程提供一系列標(biāo)準(zhǔn)的專門的寄存器和操作指令從而使得在板編程更為容易和高效。IEEE1532完全建立在IEEE1149.1標(biāo)準(zhǔn)之上，在IEEE 1532標(biāo)準(zhǔn)上可以開發(fā)通用的編程工具，為測(cè)試、編程和系統(tǒng)開發(fā)提供規(guī)范的接口和器件支持、促進(jìn)了編程革新，開辟了邊界掃描技術(shù)新的應(yīng)用領(lǐng)域。IEEE1532 主要應(yīng)用在CPLD、FPGA、PROM以及任意的支持IEEE 1532的可編程器件的在板編程。

　　早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。

　　其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個(gè)“與”門和一個(gè)“或”門陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來(lái)描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能，可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。

　　為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期。 Altera和Xilinx分別推出了類似于PAL(可編程陣列邏輯)結(jié)構(gòu)的擴(kuò)展型 CPLD(ComplexProgrammab1e Logic Dvice)和與標(biāo)準(zhǔn)門陣列類似的FPGA(FieldProgrammable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了PLD和通用門陣列GAL(Generic Array Logic)的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC(ApplicationSpecific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA和CPLD器件。

　　12、鎖存器、觸發(fā)器、寄存器和緩沖器的區(qū)別

　　一、鎖存器

　　鎖存器(latch)---對(duì)脈沖電平敏感，在時(shí)鐘脈沖的電平作用下改變狀態(tài)

　　鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘(或者使能)信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

　　鎖存器不同于觸發(fā)器，它不在鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào)通過一個(gè)緩沖器一樣;一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時(shí)輸出對(duì)于輸入是透明的。

　　鎖存器(latch)：我聽過的最多的就是它是電平觸發(fā)的，呵呵。鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘(或者使能)信號(hào)的電平值，當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。(簡(jiǎn)單地說(shuō)，它有兩個(gè)輸入，分別是一個(gè)有效信號(hào)EN,一個(gè)輸入數(shù)據(jù)信號(hào)DATA_IN，它有一個(gè)輸出Q，它的功能就是在EN有效的時(shí)候把DATA_IN的值傳給Q，也就是鎖存的過程)。

　　應(yīng)用場(chǎng)合：數(shù)據(jù)有效遲后于時(shí)鐘信號(hào)有效。這意味著時(shí)鐘信號(hào)先到，數(shù)據(jù)信號(hào)后到。在某些運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存器。

　　缺點(diǎn)：時(shí)序分析較困難。

　　不要鎖存器的原因有二：1、鎖存器容易產(chǎn)生毛刺，2、鎖存器在ASIC設(shè)計(jì)中應(yīng)該說(shuō)比f(wàn)f要簡(jiǎn)單，但是在FPGA的資源中，大部分器件沒有鎖存器這個(gè)東西，所以需要用一個(gè)邏輯門和ff來(lái)組成鎖存器，這樣就浪費(fèi)了資源。

　　優(yōu)點(diǎn)：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過一定要保證所有的latch信號(hào)源的質(zhì)量，鎖存器在CPU設(shè)計(jì)中很常見，正是由于它的應(yīng)用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個(gè)功能所需要的門較觸發(fā)器要少，所以在asic中用的較多。

　　二、觸發(fā)器

　　觸發(fā)器(Flip-Flop，簡(jiǎn)寫為 FF)，也叫雙穩(wěn)態(tài)門，又稱雙穩(wěn)態(tài)觸發(fā)器。是一種可以在兩種狀態(tài)下運(yùn)行的數(shù)字邏輯電路。觸發(fā)器一直保持它們的狀態(tài)，直到它們收到輸入脈沖，又稱為觸發(fā)。當(dāng)收到輸入脈沖時(shí)，觸發(fā)器輸出就會(huì)根據(jù)規(guī)則改變狀態(tài)，然后保持這種狀態(tài)直到收到另一個(gè)觸發(fā)。

　　觸發(fā)器(flip-flops)電路相互關(guān)聯(lián)，從而為使用內(nèi)存芯片和微處理器的數(shù)字集成電路(IC)形成邏輯門。它們可用來(lái)存儲(chǔ)一比特的數(shù)據(jù)。該數(shù)據(jù)可表示音序器的狀態(tài)、計(jì)數(shù)器的價(jià)值、在計(jì)算機(jī)內(nèi)存的ASCII字符或任何其他的信息。

　　有幾種不同類型的觸發(fā)器(flip-flops)電路具有指示器，如T(切換)、S-R(設(shè)置/重置)J-K(也可能稱為Jack Kilby)和D(延遲)。典型的觸發(fā)器包括零個(gè)、一個(gè)或兩個(gè)輸入信號(hào)，以及時(shí)鐘信號(hào)和輸出信號(hào)。一些觸發(fā)器還包括一個(gè)重置當(dāng)前輸出的明確輸入信號(hào)。第一個(gè)電子觸發(fā)器是在1919年由W.H.Eccles和F.W.Jordan發(fā)明的。

　　觸發(fā)器(flip-flop)---對(duì)脈沖邊沿敏感，其狀態(tài)只在時(shí)鐘脈沖的上升沿或下降沿的瞬間改變。

　　T觸發(fā)器(Toggle Flip-Flop，or Trigger Flip-Flop)設(shè)有一個(gè)輸入和輸出，當(dāng)時(shí)鐘頻率由0轉(zhuǎn)為1時(shí)，如果T和Q不相同時(shí)，其輸出值會(huì)是1。輸入端T為1的時(shí)候，輸出端的狀態(tài)Q發(fā)生反轉(zhuǎn);輸入端T為0的時(shí)候，輸出端的狀態(tài)Q保持不變。把JK觸發(fā)器的J和K輸入點(diǎn)連接在一起，即構(gòu)成一個(gè)T觸發(fā)器。

　　應(yīng)用場(chǎng)合：時(shí)鐘有效遲后于數(shù)據(jù)有效。這意味著數(shù)據(jù)信號(hào)先建立，時(shí)鐘信號(hào)后建立。在CP上升沿時(shí)刻打入到寄存器。

　　三、寄存器

　　寄存器(register)：用來(lái)存放數(shù)據(jù)的一些小型存儲(chǔ)區(qū)域，用來(lái)暫時(shí)存放參與運(yùn)算的數(shù)據(jù)和運(yùn)算結(jié)果，它被廣泛的用于各類數(shù)字系統(tǒng)和計(jì)算機(jī)中。其實(shí)寄存器就是一種常用的時(shí)序邏輯電路，但這種時(shí)序邏輯電路只包含存儲(chǔ)電路。寄存器的存儲(chǔ)電路是由鎖存器或觸發(fā)器構(gòu)成的，因?yàn)橐粋€(gè)鎖存器或觸發(fā)器能存儲(chǔ)1位二進(jìn)制數(shù)，所以由N個(gè)鎖存器或觸發(fā)器可以構(gòu)成N位寄存器。 工程中的寄存器一般按計(jì)算機(jī)中字節(jié)的位數(shù)設(shè)計(jì)，所以一般有8位寄存器、16位寄存器等。

　　對(duì)寄存器中的觸發(fā)器只要求它們具有置1、置0的功能即可，因而無(wú)論是用同步RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器，都可以組成寄存器。一般由D觸發(fā)器組成，有公共輸入/輸出使能控制端和時(shí)鐘，一般把使能控制端作為寄存器電路的選擇信號(hào)，把時(shí)鐘控制端作為數(shù)據(jù)輸入控制信號(hào)。

　　寄存器的應(yīng)用

　　1. 可以完成數(shù)據(jù)的并串、串并轉(zhuǎn)換;

　　2.可以用做顯示數(shù)據(jù)鎖存器：許多設(shè)備需要顯示計(jì)數(shù)器的記數(shù)值，以8421BCD碼記數(shù)，以七段顯示器顯示，如果記數(shù)速度較高，人眼則無(wú)法辨認(rèn)迅速變化的顯示字符。在計(jì)數(shù)器和譯碼器之間加入一個(gè)鎖存器，控制數(shù)據(jù)的顯示時(shí)間是常用的方法。

　　3.用作緩沖器;

　　4. 組成計(jì)數(shù)器：移位寄存器可以組成移位型計(jì)數(shù)器，如環(huán)形或扭環(huán)形計(jì)數(shù)器。

　　四、移位寄存器

　　移位寄存器：具有移位功能的寄存器稱為移位寄存器。

　　寄存器只有寄存數(shù)據(jù)或代碼的功能。有時(shí)為了處理數(shù)據(jù)，需要將寄存器中的各位數(shù)據(jù)在移位控制信號(hào)作用下，依次向高位或向低位移動(dòng)1位。移位寄存器按數(shù)碼移動(dòng)方向分類有左移，右移，可控制雙向(可逆)移位寄存器;按數(shù)據(jù)輸入端、輸出方式分類有串行和并行之分。除了D邊沿觸發(fā)器構(gòu)成移位寄存器外，還可以用諸如JK等觸發(fā)器構(gòu)成移位寄存器。

　　五、總線收發(fā)器/緩沖器

　　緩沖寄存器：又稱緩沖器緩沖器(buffer)：多用在總線上，提高驅(qū)動(dòng)能力、隔離前后級(jí)，緩沖器多半有三態(tài)輸出功能。當(dāng)負(fù)載不具有非選通輸出為高阻特性時(shí)，將起到隔離作用;當(dāng)總線的驅(qū)動(dòng)能力不夠驅(qū)動(dòng)負(fù)載時(shí)，將起到驅(qū)動(dòng)作用。由于緩沖器接在數(shù)據(jù)總線上，故必須具有三態(tài)輸出功能。

　　它分輸入緩沖器和輸出緩沖器兩種。前者的作用是將外設(shè)送來(lái)的數(shù)據(jù)暫時(shí)存放，以便處理器將它取走;后者的作用是用來(lái)暫時(shí)存放處理器送往外設(shè)的數(shù)據(jù)。有了數(shù)控緩沖器，就可以使高速工作的CPU與慢速工作的外設(shè)起協(xié)調(diào)和緩沖作用，實(shí)現(xiàn)數(shù)據(jù)傳送的同步。

　　Buffer:緩沖區(qū)，一個(gè)用于在初速度不同步的設(shè)備或者優(yōu)先級(jí)不同的設(shè)備之間傳輸數(shù)據(jù)的區(qū)域。通過緩沖區(qū)，可以使進(jìn)程之間的相互等待變少，從而使從速度慢的設(shè)備讀入數(shù)據(jù)時(shí)，速度快的設(shè)備的操作進(jìn)程不發(fā)生間斷。

　　緩沖器主要是計(jì)算機(jī)領(lǐng)域的稱呼。具體實(shí)現(xiàn)上，緩沖器有用鎖存器結(jié)構(gòu)的電路來(lái)實(shí)現(xiàn)，也有用不帶鎖存結(jié)構(gòu)的電路來(lái)實(shí)現(xiàn)。一般來(lái)說(shuō)，當(dāng)收發(fā)數(shù)據(jù)雙方的工作速度匹配時(shí)，這里的緩沖器可以用不帶鎖存結(jié)構(gòu)的電路來(lái)實(shí)現(xiàn);而當(dāng)收發(fā)數(shù)據(jù)雙方的工作速度不匹配時(shí)，就要用帶鎖存結(jié)構(gòu)的電路來(lái)實(shí)現(xiàn)了(否則會(huì)出現(xiàn)數(shù)據(jù)丟失)。

　　緩沖器在數(shù)字系統(tǒng)中用途很多：

　　(1)如果器件帶負(fù)載能力有限，可加一級(jí)帶驅(qū)動(dòng)器的緩沖器;

　　(2)前后級(jí)間邏輯電平不同，可用電平轉(zhuǎn)換器加以匹配;

　　(3)邏輯極性不同或需要將單性變量轉(zhuǎn)換為互補(bǔ)變量時(shí)，加帶反相緩沖器;(4)需要將緩變信號(hào)變?yōu)檫呇囟盖托盘?hào)時(shí)，加帶施密特電路的緩沖器

　　(5)數(shù)據(jù)傳輸和處理中不同裝置間溫度和時(shí)間不同時(shí)，加一級(jí)緩沖器進(jìn)行彌補(bǔ)等等。