在現(xiàn)代電子系統(tǒng)中，數(shù)字化和集成化成為發(fā)展的必然趨勢，電子設(shè)計(jì)自動化(EDA)技術(shù)已經(jīng)逐漸成為電子系統(tǒng)設(shè)計(jì)的主要方向和潮流，傳統(tǒng)的數(shù)字系統(tǒng)沒計(jì)方法已經(jīng)逐漸被淘汰。作為電子工程師和系統(tǒng)設(shè)計(jì)人員學(xué)習(xí)、掌握相關(guān)知識和技術(shù)已勢在必行。EDA就是利用計(jì)算機(jī)設(shè)計(jì)電子電路和系統(tǒng)的軟件工具，極大地提高了電路設(shè)計(jì)的效率和可靠性。減輕了設(shè)計(jì)者的勞動強(qiáng)度。它的實(shí)現(xiàn)是與可編程邏輯器件CPLD/FPGA(ComplexPro—grammableLogicDevice/FieldProgrammableGateArray)技術(shù)的迅速發(fā)展息息相關(guān)的。這一類器件可以通過軟件編程對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，打破了軟硬件之間的屏障。美國Altera公司推出的發(fā)展較完善的MAX+Plush軟件就是用于開發(fā)CPLD的EDA軟件工具，它界面友好。易學(xué)易用并具無可比擬的靈活性和高效性。

1. MAX+Plusll軟件開發(fā)平臺介紹

設(shè)計(jì)CPLD時(shí)可以利用Altera公司提供的免費(fèi)基本版MAX+PlusIll0。2軟件實(shí)現(xiàn)。此軟件可通過Altera公司網(wǎng)站免費(fèi)下載。

MAX+Plush軟件的設(shè)計(jì)流程分四步。即設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)驗(yàn)證和器件編程。

①設(shè)計(jì)輸入。MAX+Plush軟件的設(shè)計(jì)輸入的方法有多種，主要包括：

原理圖輸入方式：這種輸入方式多用于不太復(fù)雜的系統(tǒng)設(shè)計(jì)中，對于我們的頻率計(jì)設(shè)計(jì)就可以采用。因?yàn)橛么朔绞讲坏奖阋埠苤庇^。

文本設(shè)計(jì)輸入方式：文本設(shè)計(jì)文件可以使用AHDL語言、VHDL語言、VerilogHDL語言。三種都是硬件描述語言，每種都有其各自的特點(diǎn)。

波形輸入方式：設(shè)計(jì)者根據(jù)建立的輸入，輸出波形生成邏輯關(guān)系，本設(shè)計(jì)將不使用這種輸入方式，但可以利用波形關(guān)系進(jìn)行設(shè)計(jì)驗(yàn)證。

②設(shè)計(jì)編譯。MAX+P1usII提供了一個全集成編譯器，編譯過程經(jīng)歷網(wǎng)表提取，數(shù)據(jù)庫建立，邏輯綜合，資源分配，適配，時(shí)序仿真網(wǎng)表文件提取，裝配等環(huán)節(jié)。生成一系列標(biāo)準(zhǔn)文件，若在其中某個環(huán)節(jié)出現(xiàn)錯誤，編譯器會停止編譯，告訴你錯誤出現(xiàn)的位置及原因。

③設(shè)計(jì)驗(yàn)征。MAX+Plush還有時(shí)序分析，功能仿真，輸入輸出波形分析等功能，以幫助驗(yàn)證設(shè)計(jì)的正確性。

④器件編程。對設(shè)計(jì)文件編譯。仿真后，將設(shè)計(jì)的項(xiàng)目下載(或稱為配置)到所選器件上的過程。

2. 數(shù)字電路設(shè)計(jì)

PLD設(shè)計(jì)中，原理圖輸入比較直觀。效率高，但設(shè)計(jì)大規(guī)模CPLD時(shí)顯得很繁瑣。當(dāng)進(jìn)行大規(guī)模CPLD設(shè)計(jì)時(shí)通常選擇文本輸入方式。如前所述，文本輸入有AHDL、VHDL、VerilogHDL三種語言，我們選擇其中VHDL語言簡單介紹給大家。VHDL語言硬件描述能力很強(qiáng)。同樣是基于英語的一種編程語言。類似其他高級編程語言。只要有一定英語知識，就會很容易掌握并理解VHDL語言的描述。

(1)電路功能描述

利用VHDL語言設(shè)計(jì)一個簡單的數(shù)字電路。原理框圖如圖1所示，該電路用于計(jì)數(shù)電路之前的控制信號產(chǎn)生，功能要求是對外部電路產(chǎn)生送入的clk(8Hz)信號進(jìn)行計(jì)數(shù)，輸出信號送入控制電路周期性地產(chǎn)生3個信號控制后級計(jì)數(shù)電路，這三個信號分別是：

①閘門信號CS，也稱計(jì)數(shù)控制信號：控制計(jì)數(shù)模塊的計(jì)數(shù)和停止計(jì)數(shù)，計(jì)數(shù)控CS的高電平部分正好是1秒，CS的低電平部分是計(jì)數(shù)模塊停止計(jì)數(shù)時(shí)間。

②鎖存信號lock：當(dāng)計(jì)數(shù)模塊在1秒時(shí)間計(jì)數(shù)結(jié)束后產(chǎn)生一個送數(shù)信號，即把計(jì)數(shù)信號送進(jìn)鎖存器，高電平有效。

③清零信號clr：在每次計(jì)數(shù)模塊開始計(jì)數(shù)前，清除模塊內(nèi)原先的計(jì)數(shù)值，使其為零，同樣是高電平有效。

圖l 電路原理框圖

(2)電路設(shè)計(jì)

利用MAX+PIusII軟件環(huán)境下建立VHDL語言輸入文件設(shè)計(jì)控制信號產(chǎn)生電路，輸入源程序如下：

①十進(jìn)制計(jì)數(shù)電路

單元電路設(shè)計(jì)完成后，建立相應(yīng)電路符號，在原理圖輸人方式下，將各單元電路符號按圖1所示電路原理框圖邏輯關(guān)系連接，通過保存、編譯，確認(rèn)正確無誤后可以說完成了CPLD內(nèi)部電路的設(shè)計(jì)。

邏輯功能仿真:創(chuàng)建波形編輯文件，保存為*.scf，得到仿真結(jié)果如圖2。

經(jīng)過器件選擇，管腳鎖定，編程下載等工作即可將設(shè)計(jì)項(xiàng)目下載至芯片，完成數(shù)字電路功能。

圖2 電路的仿真結(jié)果

3. 結(jié)束語

顯然，比起用卡諾圖化簡再用相應(yīng)集成片連線搭接電路.利用EDA技術(shù)設(shè)計(jì)數(shù)字電路更為靈活方便，設(shè)計(jì)周期也大大減小。本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，從系統(tǒng)總體功能出發(fā)分解出相應(yīng)基本邏輯模塊條理清晰，修改起來也更方便，可以說，EDA技術(shù)改變了傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，必將成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的核心。