引 言

Philips公司的LPC213l是基于ARM7TDMI-S的高性能32位RISC微控制器。

它具有ARM處理器的所有優(yōu)點(diǎn)——低功耗、高性能和較為豐富的片上資源，但LPC2131內(nèi)部沒(méi)有集成CAN控制器，而無(wú)法利用CAN總線來(lái)進(jìn)行通信。為了使得LPC2131能夠利用CAN總線進(jìn)行通信，可以通過(guò)外部擴(kuò)展來(lái)實(shí)現(xiàn)其功能。目前，比較普通的方法是在LPC2131的外部采用CAN控制器設(shè)計(jì)CAN總線接口。LPC2131與CAN控制器的接口電路如圖1所示。

這種方法中，LPC2131是通過(guò)GPIO口與CAN控制器SJA1000相連實(shí)現(xiàn)數(shù)據(jù)交互的。LPC2131通過(guò)寄存器IOSET/IOCLR來(lái)設(shè)定I/O口的高/低狀態(tài)，雖然可以同時(shí)置位/拉低選定的引腳，但不能同時(shí)將某些口線拉高而將某些口線拉低。假定P0[15：8]初始狀態(tài)為0xa5，若將P0[15：8]同時(shí)變?yōu)?x5a，則必須通過(guò)IO0SET和IO0CLR兩次進(jìn)行。程序?qū)崿F(xiàn)如下：

PINSEL0=0x00000000;

IO0DIR=0x0000FF00;

IO0SET=0x5a00;

IO0CLR=0xa500;

P0[15：8]上會(huì)出現(xiàn)0xFF的中間狀態(tài)。在高速通信系統(tǒng)中，這些中間狀態(tài)可能會(huì)造成損失。雖然可以通過(guò)IO0PIN進(jìn)行操作來(lái)消除這樣的中間狀態(tài)，但是Philips公司不推薦這種做法，非必要時(shí)盡量不要使用。

CAN驅(qū)動(dòng)器接口芯片與LPC2131的串口接口電平上是相互匹配的，因此理論上可以將二者直接連接，采用串行通信方式實(shí)現(xiàn)。采用CAN總線通信，在長(zhǎng)距離通信時(shí)，CAN總線兩端要加終端電阻。其作用是避免數(shù)據(jù)傳輸又反射回來(lái)，產(chǎn)生反射波而使數(shù)據(jù)遭到破壞;同時(shí)，能提高總線傳輸?shù)目垢蓴_能力。理論上，在每個(gè)接收數(shù)據(jù)信號(hào)的中點(diǎn)進(jìn)行采樣時(shí)，只要反射信號(hào)在開(kāi)始采樣時(shí)衰減到足夠低就可以不考慮匹配。通常判斷原則是根據(jù)數(shù)據(jù)速率和電纜長(zhǎng)度進(jìn)行匹配的，但這在實(shí)際中難以掌握，一般都是依據(jù)經(jīng)驗(yàn)進(jìn)行設(shè)計(jì)。

可編程邏輯器件(PLD)是20世紀(jì)70年代在ASIC設(shè)計(jì)的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件。20世紀(jì)80年代末，美國(guó)Altera和Xilinx公司分別推出大規(guī)模和超大規(guī)模的復(fù)雜可編程邏輯器件(CPLD)及現(xiàn)場(chǎng)可編程邏輯門(mén)陣列器件(FPGA)。自從進(jìn)入20世紀(jì)90年代以來(lái)，可編程邏輯器件得到了飛速發(fā)展，向高度集成、高速度和低價(jià)位方向不斷邁進(jìn);其應(yīng)用領(lǐng)域不斷擴(kuò)大，可用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線接口和串并轉(zhuǎn)換等很多方面。使用CPLD可以提高系統(tǒng)集成度，降低噪聲，增強(qiáng)系統(tǒng)可靠性并降低成本。

CPLD技術(shù)的出現(xiàn)，為我們提供了一種有效的解決辦法：在CAN驅(qū)動(dòng)器接口與LPC2131之間接一塊CPLD，對(duì)CPLD進(jìn)行功能編程，使其負(fù)責(zé)串行總線的數(shù)據(jù)傳輸和防止CAN發(fā)送反射。

選擇Altera公司MAX3000A系列的型號(hào)為EPM3128ATC100-7(簡(jiǎn)稱(chēng)“EPM3128”)的CPLD芯片。此芯片兼容3.3 V和5 V的I/O 口。這樣，LPC2131、EPM3128和TJA1040在I/O電平上是相互匹配的。

1 EPM3128接口定義

EPM3128設(shè)置成雙向串行總線通道。其中，2個(gè)I/O口被定義為CANRXD(IN)、CANTXD(OUT)，分別連接CAN收發(fā)器TJA1040的RXD和TXD端，構(gòu)成CAN總線上接收數(shù)據(jù)和發(fā)送數(shù)據(jù)通道;另外2個(gè)I/O口被定義為ARMRXD(IN)、ARMTXD(OUT)，分別連接LPC2131的RXD1和TXD1端，構(gòu)成處理器的串口接收數(shù)據(jù)和發(fā)送數(shù)據(jù)通道。整個(gè)數(shù)據(jù)的傳輸過(guò)程中，并不改變串行數(shù)據(jù)的協(xié)議和格式，接口電路全為T(mén)TL電平，期問(wèn)不需要進(jìn)行任何的處理。通信數(shù)據(jù)的校驗(yàn)、報(bào)錯(cuò)均交給通信兩端的處理器完成。LPC2131、EPM3128和TJA1040的接口框圖如圖2所示。

2 EPM3128功能實(shí)現(xiàn)

采用功能塊編程實(shí)現(xiàn)EPM3128的數(shù)據(jù)傳輸和屏蔽CAN發(fā)送反射的內(nèi)部邏輯。圖中txArm2、rxCan2定義為輸入變量，分別對(duì)應(yīng)外部的ARMTXD、CANRXD引腳;txCan2、rxArm2定義為輸出變量，分別對(duì)應(yīng)外部的CANTXD、ARMRXD引腳?？偩€空閑時(shí)，總線上的狀態(tài)一直保持為“1”，即txArm2、rxCan2、txCan2、rxArm2的值全部為“1”。當(dāng)輸入總線收到一個(gè)狀態(tài)“0”信號(hào)時(shí)，表示總線開(kāi)始傳輸數(shù)據(jù)。如果LPC2131要發(fā)送數(shù)據(jù)，則LPC2131先向ARMTXD端口發(fā)送一個(gè)“0”起始信號(hào)，占據(jù)總線并在下一個(gè)時(shí)鐘開(kāi)始發(fā)送數(shù)據(jù)幀;如果TJA1040從現(xiàn)場(chǎng)接收到新數(shù)據(jù)，則TJA1040先向CANRXD端口發(fā)送一個(gè)“0”起始信號(hào)，占據(jù)總線并在下一個(gè)時(shí)鐘開(kāi)始發(fā)送數(shù)據(jù)幀。以此，完成正常通信過(guò)程中數(shù)據(jù)位從串口到串口的傳輸。

程序屏蔽CAN發(fā)送反射，就是屏蔽CAN總線接收到的從輸出總線上反射的“0”信號(hào)，因?yàn)榻涌趶母咦钁B(tài)被喚醒是靠一個(gè)“0”的起始信號(hào)。如果LPC2131正在發(fā)送數(shù)據(jù)，此時(shí)輸人端口ARMTXD通過(guò)變量txArm2傳送一位為“0”的信號(hào)到變量txCan2，并從輸出口CANTXD送出。受總線輻射影響CANRXD輸入口會(huì)從CAN總線接收到一個(gè)“0”信號(hào)，并將“0”信號(hào)傳送給變量rxCan2，此時(shí)rXCan2收到的這個(gè)“0”信號(hào)是錯(cuò)誤信號(hào)。經(jīng)邏輯判斷，程序?qū)⒆兞縭xArm2維持為1，端口ARMRXD仍保持高阻態(tài)“1”。反射的“0”信號(hào)雖然被接收到，但在CPLD內(nèi)部被屏蔽處理掉。如果沒(méi)有屏蔽處理，那么這個(gè)錯(cuò)誤的“0”信號(hào)將接收總線從高阻態(tài)喚醒，直接影響數(shù)據(jù)的通信。程序中D觸發(fā)器的用途有兩方面：一是緩存輸入和輸出，平滑信號(hào)的毛刺;二是實(shí)現(xiàn)控制信號(hào)的功能，如輸出的復(fù)位和同步等。

用QuartusII軟件編譯程序，并用仿真工具仿真。波特率為115 200 bps，編輯輸入點(diǎn)txArm2、rxCan2的波形，查看輸出點(diǎn)txCan2、rxArm2的波形。為方便識(shí)圖，仿真中將數(shù)據(jù)端口傳輸占用的時(shí)間參數(shù)置0。

首先，論證輸出波形的有效性。觀察圖4中的txCan2和rxArm2的波形，可以看出所有時(shí)刻的數(shù)值都是確定的，從而證明系統(tǒng)處于穩(wěn)定狀態(tài)，波形是有效的。

然后，論證輸出波形的邏輯性。根據(jù)程序的邏輯設(shè)計(jì)，txArm2通道的數(shù)據(jù)發(fā)送享有優(yōu)先權(quán)，始終保持txCan2=txArm2。從仿真結(jié)果可以看出，txCan2的波形與txArm2波形完全一致;當(dāng)txArm2通道為“0”時(shí)，屏蔽rxCan2輸入的數(shù)據(jù)，并保持rxArm2輸出一直為“1”，觀察圖4中任何時(shí)刻所有輸入/輸出的波形，可以看出仿真結(jié)果正確。

最后，驗(yàn)證輸出波形的時(shí)序性。這部分程序是一個(gè)組合邏輯的設(shè)計(jì)，也就是所有的輸出隨著相應(yīng)的輸入的變化而變化。由圖4可知，仿真結(jié)果的時(shí)序正確。