0 引言

在眾多的衛(wèi)星通信系統(tǒng)中，VSAT(甚小口徑衛(wèi)星終端)衛(wèi)星通信系統(tǒng)由于具有眾多特點(diǎn)，近年來(lái)發(fā)展很快，特別在專業(yè)通信網(wǎng)領(lǐng)域存在廣闊的市場(chǎng)，利用此系統(tǒng)進(jìn)行通信具有靈活性強(qiáng)、可靠性高、成本低、使用方便及小站可直接裝在用戶端等特點(diǎn)，并且VSAT用戶數(shù)據(jù)終端可直與計(jì)算機(jī)聯(lián)網(wǎng)，完成數(shù)據(jù)傳遞、文件交換、圖像傳輸?shù)韧ㄐ湃蝿?wù)，從而擺脫了遠(yuǎn)距離通信地面中繼站的問(wèn)題，因此，此系統(tǒng)廣泛用于石油、銀行、鐵路、民航、軍事等行業(yè)。

在VSAT系統(tǒng)中，用戶終端通常是由數(shù)字衛(wèi)星接收機(jī)和計(jì)算機(jī)終端組成，數(shù)字衛(wèi)星接收機(jī)包括下變頻器、解碼器、FEC(前向糾錯(cuò))，解復(fù)用器、數(shù)字基帶處理器和頻率合成器等部分，接收機(jī)輸出的數(shù)據(jù)一般通過(guò)RS-232，RS-422/449以1.2kbit/s-64kbit/s的數(shù)據(jù)率交給計(jì)算機(jī)完成應(yīng)用處理，有些高速衛(wèi)星數(shù)據(jù)接收設(shè)備解調(diào)以后，數(shù)據(jù)通過(guò)額外高速數(shù)據(jù)卡送入計(jì)算機(jī)。這種傳統(tǒng)的數(shù)據(jù)卡不僅安裝麻煩，且易受機(jī)箱內(nèi)環(huán)境的干擾，特別是這種卡通常只能接收單路數(shù)據(jù)，受計(jì)算機(jī)插槽數(shù)量和地址，中斷資源的限制，不可能掛接多個(gè)設(shè)備，因此，資源浪費(fèi)尤其嚴(yán)重。

針對(duì)這種情況，本文結(jié)合衛(wèi)星接收設(shè)備數(shù)據(jù)采集的實(shí)際需要，設(shè)計(jì)了一種基于USB(通用串行總線)接口的USAT基帶數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)通過(guò)對(duì)USB接口控制邏輯的合理設(shè)計(jì)和芯片內(nèi)部FIFO的有效運(yùn)用，充分應(yīng)用了CPLD(復(fù)雜可編程邏輯器件)的靈活性，僅采用單片USB接口控制芯片就實(shí)現(xiàn)了對(duì)多路多速率數(shù)字信號(hào)的實(shí)時(shí)采集，這與以往采用USB集線器來(lái)實(shí)現(xiàn)對(duì)多路多速率數(shù)字信號(hào)采集的系統(tǒng)相比，具有成本低、實(shí)現(xiàn)方便等優(yōu)點(diǎn)。

該系統(tǒng)最多可同時(shí)采集8路數(shù)字信號(hào)，單路最高速率可達(dá)2Mbit/s，系統(tǒng)用于控制的CPLD采用Altera公司的EPM7128SLC84;USB接口控制芯片采用Cypress公司EZ-USB FX2系列CY7C68013。

1 系統(tǒng)原理

1.1 USB簡(jiǎn)介

USB(通用串行總線)是一種應(yīng)用在PC領(lǐng)域的新型接口技術(shù)，支持在主機(jī)與各種即插即用外設(shè)之間進(jìn)行數(shù)據(jù)傳輸，它由主機(jī)預(yù)定傳輸數(shù)據(jù)的標(biāo)準(zhǔn)協(xié)議，在總線上的各種設(shè)備分享USB總線帶寬，它的主要優(yōu)點(diǎn)是：數(shù)據(jù)傳輸速率明顯快于一般的串口，支持控制傳輸、中斷傳輸、塊傳輸?shù)暮屯絺鬏?種傳輸方式，以滿足不同外設(shè)的需要，最多可連接127個(gè)外設(shè)，支持熱拔插和即插即用，占用的系統(tǒng)資源少(只占用1個(gè)IRP(I/O請(qǐng)求包));無(wú)總線競(jìng)爭(zhēng)等。USB總線技術(shù)的提出就是想利用單一的總線技術(shù)來(lái)滿足多種應(yīng)用領(lǐng)域的需要，USB1.1協(xié)議支持低速1.5Mbit/s和全速12Mbit/s兩種傳輸速度。2000年發(fā)布了USB2.0協(xié)議，它向下兼容USB1.1協(xié)議，但在USB1.1的基礎(chǔ)上有了質(zhì)的提高，其理論傳輸速度可到480Mbit/s。

1.2 系統(tǒng)結(jié)構(gòu)

該系統(tǒng)總體框架分采集控制部分、USB接口控制部分和主機(jī)3部分，系統(tǒng)框圖如圖1所示。

外部輸入的8路信號(hào)中時(shí)鐘、數(shù)據(jù)均為TTL電平，采集用的統(tǒng)一時(shí)鐘為3M赫茲，是由USB控制芯片的外部時(shí)鐘經(jīng)八分頻得到的。

系統(tǒng)的工作過(guò)程如下：每路信號(hào)在CPLD的控制下，按采集時(shí)鐘的統(tǒng)一節(jié)拍，各路信號(hào)的數(shù)據(jù)和時(shí)鐘都被采集進(jìn)CPLD。在CPLD內(nèi)，先進(jìn)行各路信號(hào)的時(shí)鐘上升沿檢測(cè)，如檢測(cè)到時(shí)鐘上升沿，則在相應(yīng)路數(shù)的標(biāo)志位置1，這表明此時(shí)采到的數(shù)據(jù)有效，若沒(méi)檢測(cè)到時(shí)鐘上升沿，則在相應(yīng)路數(shù)地標(biāo)志位置0，表明此時(shí)采集的數(shù)據(jù)無(wú)效，這樣形成的各路信號(hào)數(shù)據(jù)，再加上各路信號(hào)數(shù)據(jù)是否有效的標(biāo)志，形成2字節(jié)的數(shù)據(jù)送入U(xiǎn)SB控制芯片的FIFO中，數(shù)據(jù)進(jìn)入U(xiǎn)SB控制芯片后，通過(guò)USB接口將數(shù)據(jù)傳輸?shù)街鳈C(jī)，數(shù)據(jù)在主機(jī)中用軟件進(jìn)行處理，按照各路信號(hào)數(shù)據(jù)是否有效的標(biāo)志位，將有效數(shù)據(jù)取出，組合成各路數(shù)據(jù)。

數(shù)據(jù)送入主機(jī)時(shí)的格式如圖2所示，前一字節(jié)為各路信號(hào)數(shù)據(jù)是否有效的標(biāo)志，緊跟著的字節(jié)為各路信號(hào)的實(shí)際數(shù)據(jù)，采用這種特殊的數(shù)據(jù)格式，以區(qū)分各路信號(hào)，便于采用統(tǒng)一的時(shí)鐘來(lái)實(shí)現(xiàn)對(duì)多路多速率數(shù)字信號(hào)的實(shí)時(shí)采集，從而減少了很多硬件電路，降低了成本和復(fù)雜性，實(shí)現(xiàn)更為方便，這也是本系統(tǒng)的一個(gè)創(chuàng)新點(diǎn)。

2 硬件構(gòu)成

2.1 EZ-USB FX2(CY7C68013)芯片

CY7C68013屬于Cypress公司的FX2系列產(chǎn)品，它提供了對(duì)USB2.0的完整解決方案，該芯片雖然采用低價(jià)的8051單片機(jī)，但仍然能獲得很高的速度，主要包括USB2.0收發(fā)器、SIE(串行接口引擎)、增強(qiáng)型8051處理器、8.5KB的片上RAM，4KB FIFO存儲(chǔ)器、I/O口、數(shù)據(jù)總線、地址總線和GPIF(通用可編程接口)。

CY7C68013與外設(shè)有可編程接口GPIE和從FIFO兩種接口方式?？删幊探涌贕PIF是主機(jī)方式，可以由軟件設(shè)置讀寫(xiě)控制波形，靈活性很大，幾乎可以對(duì)任何8bit/16bit接口的控制器、存儲(chǔ)器和總線進(jìn)行數(shù)據(jù)的主動(dòng)讀寫(xiě)，使用非常靈活，從FIFO方式是從機(jī)方式，外部控制器可像對(duì)普通FIFO一樣對(duì)FX2的多層緩沖FIFO進(jìn)行讀寫(xiě)。在本設(shè)計(jì)中為了方便控制，采用從FIFO方式。

2.2 CPLD芯片EPM7128SLC84

在本設(shè)計(jì)中，所用的CPLD采用Altera公司的EPM7128SLC84。它屬于MAX7000系列，是Altera公司的基于第2代MAX結(jié)構(gòu)的CPLD。它提供多達(dá)5000個(gè)可用門、128個(gè)宏單元，其引腳到引腳延時(shí)快達(dá)6ns?？梢匀菁{各種獨(dú)立的組合邏輯和時(shí)序邏輯功能，EPM7128S的優(yōu)點(diǎn)是它基于E2PROM，可以通過(guò)JTAG口進(jìn)行在線編輯，設(shè)計(jì)者可將設(shè)計(jì)內(nèi)容從PC機(jī)上通過(guò)下載電纜和JTAG口對(duì)EPM7128S進(jìn)行任意次修改，它有多達(dá)100個(gè)I/O引腳可供編程使用，方便系統(tǒng)擴(kuò)展存儲(chǔ)空間和外設(shè)。

本系統(tǒng)使用EPM7128S的主要功能是對(duì)各路信號(hào)的時(shí)鐘上升沿進(jìn)行檢測(cè)，另外還需要完成一些控制功能，完成各路信號(hào)數(shù)據(jù)的合路，形成特定的數(shù)據(jù)格式，送入U(xiǎn)SB控制芯片的FIFO中。

2.3 硬件連接

根據(jù)系統(tǒng)對(duì)數(shù)據(jù)傳輸?shù)乃俣群蛯?shí)時(shí)性的要求，配置CY7C6013的工作接口模式為從FIFO模式，硬件連接方式如圖3所示。

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