本期繼續(xù)給大家分享高頻高速PCB設(shè)計之實用大全(2)：設(shè)計技巧、注意事項、經(jīng)驗分享等等知識點歸納

26、當(dāng)一塊 PCB 板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在?

將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉，模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時使用。

27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個 PCB板地不做分割，數(shù)/模地都連到這個地平面上。道理何在?

數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

28、在高速 PCB 設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題?

在設(shè)計高速 PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的**而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。

29、哪里能提供比較準(zhǔn)確的 IBIS 模型庫?

IBIS 模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上 IBIS 可看成是實際芯片 I/O buffer 等效電路的電氣特性數(shù)據(jù)，一般可由 SPICE 模型轉(zhuǎn)換而得 (亦可采用測量， 但**較多)，而 SPICE 的數(shù)據(jù)與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其 SPICE 的數(shù)據(jù)是不同的，進(jìn)而轉(zhuǎn)換后的 IBIS 模型內(nèi)之?dāng)?shù)據(jù)也會隨之而異。也就是說，如果用了 A 廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型數(shù)據(jù)，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的 IBIS 不準(zhǔn)確，只能不斷要求該廠商改進(jìn)才是根本解決之道。

30、在高速 PCB 設(shè)計時，設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI 的規(guī)則呢?

一般 EMI/EMC 設(shè)計時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(30MHz). 所以不能只注意高頻而忽略低頻的部分.一個好的EMI/EMC 設(shè)計必須一開始布局時就要考慮到器件的位置, PCB 疊層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB 與外殼的接地點(chassis ground)。

31、如何選擇EDA工具?

目前的 pcb 設(shè)計軟件中，熱分析都不是強項，所以并不建議選用，其它的功能 1.3.4 可以選擇PADS或Cadence性能價格比都不錯。 PLD 的設(shè)計的初學(xué)者可以采用 PLD 芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計時可以選用單點工具。

32、請推薦一種適合于高速信號處理和傳輸?shù)?EDA 軟件。

常規(guī)的電路設(shè)計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設(shè)計往往占據(jù)了 70%的應(yīng)用場合。在做高速電路設(shè)計，模擬和數(shù)字混合電路，采用 Cadence 的解決方案應(yīng)該屬于性能價格比較好的軟件，當(dāng)然Mentor的性能還是非常不錯的，特別是它的設(shè)計流程管理方面應(yīng)該是最為優(yōu)秀的。(大唐電信技術(shù)專家 王升)

33、對 PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,

IC10.bottomoverlay----同理 multilayer-----如果你設(shè)計一個 4 層板，你放置一個 free pad or via, 定義它作為multilay 那么它的 pad 就會自動出現(xiàn)在 4 個層 上，如果你只定義它是 top layer, 那么它的 pad 就會只出現(xiàn)在頂層上。

34、2G 以上高頻 PCB 設(shè)計，走線,排版,應(yīng)重點注意哪些方面?

2G 以上高頻 PCB 屬于射頻電路設(shè)計，不在高速數(shù)字電路設(shè)計討論范圍內(nèi)。而 射頻電路的布局(layout)和布線(routing)應(yīng)該和原理圖一起考慮的，因為布局布線都會造成分布效應(yīng)。而且，射頻電路設(shè)計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實現(xiàn)，因此要求 EDA 工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的 boardstation 中有專門的 RF 設(shè)計模塊，能夠滿足這些要求。而且，一般射頻設(shè)計要求有專門射頻電路分析工具，業(yè)界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。

35、2G 以上高頻 PCB 設(shè)計，微帶的設(shè)計應(yīng)遵循哪些規(guī)則?

射頻微帶線設(shè)計，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)該在這個場提取工具中規(guī)定。

36、對于全數(shù)字信號的 PCB，板上有一個 80MHz 的鐘源。除了采用絲網(wǎng)(接地)外，為了保證有足夠的驅(qū)動能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)?

確保時鐘的驅(qū)動能力，不應(yīng)該通過保護(hù)實現(xiàn)，一般采用時鐘驅(qū)動芯片。一般擔(dān)心時鐘驅(qū)動能力，是因為多個時鐘負(fù)載造成。采用時鐘驅(qū)動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅(qū)動芯片，除了保證與負(fù)載基本匹配，信號沿滿足要求(一般時鐘為沿有效信號)，在計算系統(tǒng)時序時，要算上時鐘在驅(qū)動芯片內(nèi)時延。

37、如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響小?

時鐘信號越短，傳輸線效應(yīng)越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS 信號可以滿足驅(qū)動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM 時鐘線(80M-90M)，這些時鐘線二三次諧波剛好在 VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法?

如果是三次諧波大，二次諧波小，可能因為信號占空比為 50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。

39、什么是走線的拓?fù)浼軜?gòu)?

Topology,有的也叫 routing order.對于多端口連接的網(wǎng)絡(luò)的布線次序。

40、怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號的完整性?

這種網(wǎng)絡(luò)信號方向比較復(fù)雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

41、怎樣通過安排疊層來減少 EMI 問題?

首先，EMI 要從系統(tǒng)考慮，單憑 PCB 無法解決問題。層迭對 EMI 來講，我認(rèn)為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當(dāng)比電源層外延，對抑制共模干擾有好處。

42、為何要鋪銅?

一般鋪銅有幾個方面原因。1，EMC.對于大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如 PGND 起到防護(hù)作用。2，PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線較少的PCB 板層鋪銅。3，信號完整性要求，給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。當(dāng)然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一個系統(tǒng)中，包含了 dsp 和 pld，請問布線時要注意哪些問題呢?

看你的信號速率和布線長度的比值。如果信號在傳輸在線的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對于多個DSP，時 鐘，數(shù)據(jù) 信號走線拓普也會影響信號質(zhì)量和時序，需要關(guān)注。

44、除 protel 工具布線外，還有其他好的工具嗎?

至于工具，除了 PROTEL，還有很多布線工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所長。

45、什么是“信號回流路徑”?

信號回流路徑,即 return current。高速數(shù)字信號在傳輸時，信號的流向是從驅(qū)動器沿 PCB 傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過最短路徑返回驅(qū)動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson 在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質(zhì)電容充電的過程。SI 分析的就是這個圍場的電磁特性，以及他們之間的耦合。

46、如何對接插件進(jìn)行 SI 分析?

在 IBIS3.2 規(guī)范中，有關(guān)于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真軟件(HYPERLYNX 或 IS_multiboard)，建立多板系統(tǒng)時，輸入接插件的分布參數(shù)，一般從接插件手冊中得到。當(dāng)然這種方式會不夠精確，但只要在可接受范圍內(nèi)即可。

47、請問端接的方式有哪些?

端接(terminal),也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC 匹配，肖特基二極管匹配。

48、采用端接(匹配)的方式是由什么因素決定的?

匹配采用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。

49、采用端接(匹配)的方式有什么規(guī)則?

數(shù)字電路最關(guān)鍵的是時序問題，加匹配的目的是改善信號質(zhì)量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質(zhì)量穩(wěn)定;對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。Mentor ICX 產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

50、能否利用器件的 IBIS 模型對器件的邏輯功能進(jìn)行仿真?如果不能，那么如何進(jìn)行電路的板級和系統(tǒng)級仿真?

IBIS 模型是行為級模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他結(jié)構(gòu)級模型。