當(dāng)面臨更高帶寬和更快上市時(shí)間的要求時(shí)，設(shè)計(jì)人員將面臨新的挑戰(zhàn)。較高的數(shù)據(jù)傳輸速率使得更高帶寬成為可能，同時(shí)它們會(huì)限制傳輸距離(由于信道損失增大)，使信號(hào)的完整性降級(jí)，并降低制造良率。解決這些挑戰(zhàn)需要時(shí)間和資源，這會(huì)對(duì)系統(tǒng)設(shè)計(jì)進(jìn)度造成負(fù)面影響，更糟糕的是，在設(shè)計(jì)系統(tǒng)時(shí)，這類負(fù)面影響可能并不明顯。

通過在接收器處引入PCI Express 4.0(PCIe 4.0)通路裕量特性，PCI-SIG正在解決該項(xiàng)挑戰(zhàn)，通過引入該項(xiàng)特性，系統(tǒng)設(shè)計(jì)人員能夠評(píng)估其系統(tǒng)的性能變化容差。通路裕量允許系統(tǒng)設(shè)計(jì)人員使用PCIe 4.0裝置來(lái)測(cè)量每一系統(tǒng)中的可用電氣裕量。在本文中，介紹了通路裕量特性，以及它是如何使設(shè)計(jì)人員按時(shí)交付更健壯系統(tǒng)的。

系統(tǒng)中的性能變化

PCI Express是一種點(diǎn)對(duì)點(diǎn)互連，它支持內(nèi)部和外部連通性，或是通過線纜進(jìn)行，板級(jí)連接。有三種常見的板級(jí)連接情形，它們是芯片對(duì)芯片(無(wú)連接器)、單個(gè)板和連接器的擴(kuò)展卡接口、以及帶多個(gè)板和連接器的背板。在復(fù)雜的背板情形下，很多原因都可能會(huì)導(dǎo)致信號(hào)完整性降級(jí)，包括串?dāng)_、反射、不連續(xù)和信道損失。在圖1中，給出了一個(gè)在FR-4印刷電路板(PCB)上的信道損失差異示例，其中，與8 GT/s PCIe 3.0相比，24英寸走線在16 GT/s PCIe 4.0下具有更高的損失。

圖1：6”/12”/18”/24” FR-4 6mil條線PCB上的插入損失

由于PCB和連接器制造方面的差異，對(duì)于某一插槽中的某一卡，與運(yùn)行在另一插槽上的采用不同制造的另一卡相比，會(huì)具有不同的信號(hào)性能，如圖2所示。由于PCB制造變化，如板層厚度、走線寬度或走線間距，都會(huì)增大信道損失、阻抗和系統(tǒng)噪音。對(duì)于它們中的任一個(gè)或全部，會(huì)影響信號(hào)眼圖的質(zhì)量和打開尺寸。在不同廠家或來(lái)自同一制造商的不同批次之間，可看到這類PCB差異。

圖2：在背板系統(tǒng)中造成性能變化的影響因素

環(huán)境變量也會(huì)影響系統(tǒng)中的信號(hào)性能，如溫度和濕度，PCB和連接器特性變化會(huì)影響實(shí)際信道損失和信號(hào)完整性。

在更高的數(shù)據(jù)率下，制造和環(huán)境變化的影響會(huì)放大。因此，在發(fā)布之前，設(shè)計(jì)人員必須仔細(xì)評(píng)估高速系統(tǒng)的工作安全系數(shù)，避免在最后一分鐘進(jìn)行系統(tǒng)優(yōu)化，這會(huì)延遲推向市場(chǎng)的時(shí)間。在構(gòu)建最終系統(tǒng)之前，進(jìn)行建模和模擬相當(dāng)復(fù)雜、耗時(shí)且成本昂貴。為了避免這些問題，系統(tǒng)設(shè)計(jì)人員需要使用有效且經(jīng)濟(jì)的方法來(lái)執(zhí)行裕度分析。

使用通道極限來(lái)克服性能變化問題

對(duì)于所有的PCIe 4.0端口，接收器處的通路裕量是一種強(qiáng)制特性，其中，PCIe控制器從PHY接收器處獲取裕量信息，同時(shí)工作在數(shù)據(jù)率為16GT/s的主動(dòng)模式下(L0鏈路狀態(tài))，不需要任何額外的外部硬件。使用通道裕度控制和錯(cuò)誤通報(bào)特性，通過評(píng)估接收器的眼寬(時(shí)間)和眼高(信號(hào)幅度，電壓)，控制器能夠確定系統(tǒng)中每一PCIe通道的裕量。這樣，就能有效評(píng)估PCIE裝置處的系統(tǒng)裕量，無(wú)需任何額外設(shè)置。

對(duì)于在PHY和控制器中實(shí)際實(shí)施的裕量特性，它與具體設(shè)計(jì)相關(guān)。在某些設(shè)計(jì)中，利用PHY中的數(shù)據(jù)和錯(cuò)誤樣本來(lái)評(píng)估信號(hào)眼圖通報(bào)的信息，在其他設(shè)計(jì)中，可能會(huì)選擇簡(jiǎn)單地通過將恰當(dāng)?shù)亩秳?dòng)量注入到數(shù)據(jù)中來(lái)對(duì)眼圖進(jìn)行加擾。對(duì)于由PHY提供的數(shù)據(jù)，控制器可能會(huì)以不同方式對(duì)這類數(shù)據(jù)進(jìn)行裕量評(píng)估。對(duì)于不同級(jí)別的數(shù)據(jù)采集粒度，控制器可能會(huì)使用不同的偏差、電壓和定時(shí)步驟。此外，在退出裕量評(píng)估之前，可能會(huì)設(shè)置不同的位容錯(cuò)限度。

在圖3給出的示例中，對(duì)于錯(cuò)誤掃描，通過在PHY中移動(dòng)數(shù)據(jù)或錯(cuò)誤樣本的位置，可實(shí)現(xiàn)通路裕量。從接收器眼的樣本位置開始，按增量步進(jìn)，向左向右掃描眼寬，檢查最低眼寬裕量。作為可選方式，能夠從樣本位置開始向上向下掃描眼高，檢查最低眼高裕量。控制器使用來(lái)自PHY的裕量信息，識(shí)別系統(tǒng)中故障發(fā)生的位置，并確定通道裕量。圖3給出了16GT/s PCIe 4.0處的接收器眼示例，它處于最佳位置，具有較大的信號(hào)裕量，超出最低眼寬和眼高。

圖3：PCIe 4.0接收器信號(hào)眼示例

總結(jié)

當(dāng)數(shù)據(jù)率從PCIe 3.0s 8GT/s翻倍到PCIe 4.0s 16GT/s時(shí)，性能變化和信號(hào)完整性降低變得更加顯著。此外，PCB制造和環(huán)境變化也會(huì)增大信道損失，串?dāng)_和信道不連續(xù)，從而導(dǎo)致系統(tǒng)噪音增大、抖動(dòng)性能變差和信號(hào)眼關(guān)閉。使用即將到來(lái)的PCI Express 4.0規(guī)范中提供的通路裕量特性，通過獲取裕量信息，借助PCIe 4.0 PHY和控制器解決方案，能夠幫助系統(tǒng)設(shè)計(jì)人員在設(shè)計(jì)和生產(chǎn)周期早期評(píng)估其設(shè)計(jì)的性能變化容差。這樣，系統(tǒng)設(shè)計(jì)人員就能交付更健壯的系統(tǒng)，更好地滿足其盡早推向市場(chǎng)的目標(biāo)。

Synopsys的DesignWare PHY和控制器IP解決方案針對(duì)PCI Express 4.0技術(shù)，支持具有通路裕量特性的規(guī)范。請(qǐng)參見具有信道極限特性的Synopsys PCIe 4.0 IP，PCI-SIG Santa Clara 2016。

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