同任何IP模塊一樣，存儲器必須接受測試。但與很多別的IP模塊不同，存儲器測試不是簡單的通過/失敗檢測。存儲器通常都設(shè)計了能夠用來應(yīng)對制程缺陷的冗余行列，從而使片上系統(tǒng)（SoC）良率提高到90%或更高。相應(yīng)地，由于知道缺陷是可以修復的，冗余性允許存儲器設(shè)計者將制程節(jié)點推向極限。測試過程已經(jīng)成為設(shè)計-制造過程越來越重要的補充。

存儲器測試始終要面臨一系列特有的問題?，F(xiàn)在，隨著FinFET存儲器的出現(xiàn)，需要克服更多的挑戰(zhàn)。這份白皮書涵蓋：

FinFET存儲器帶來的新的設(shè)計復雜性、缺陷覆蓋和良率挑戰(zhàn)

怎樣綜合測試算法以檢測和診斷FinFET存儲器具體缺陷

如何通過內(nèi)建自測試（BIST）基礎(chǔ)架構(gòu)與高效測試和維修能力的結(jié)合來幫助保證FinFET存儲器的高良率

雖然這份白皮書以FinFET工藝（制程）為重點，但其中很多挑戰(zhàn)并非針對特定制程。這里呈現(xiàn)的存儲器測試的新問題跟所有存儲器都有關(guān)，無論是Synopsys還是第三方IP供應(yīng)商提供的或是內(nèi)部設(shè)計的。

FinFET與平面工藝比較

英特爾首先使用了22nm FinFET工藝，其他主要代工廠則在14/16nm及以下相繼加入。自此，FinFET工藝的流行

性和重要性始終在增長。如圖1所示。

　　圖1：90nm到7/5nm FinFET工藝節(jié)點下活躍設(shè)計及投片項目的增長

要理解FinFET架構(gòu)，設(shè)計人員首先應(yīng)與平面架構(gòu)進行溝道對比，如圖2所示。左圖標識平面晶體管。改為FinFET的制程相關(guān)的主要動機是制程工程師所謂的“短溝道效應(yīng)”和設(shè)計工程師所謂的“漏電”。當柵極下面的溝道太短且太深以至于柵極無法正常地控制它時，即使在其“關(guān)閉”的情況下，其仍然會局部“打開”而有漏電電流流動，造成極高的靜態(tài)功率耗散。

中間這張圖指示的是FinFET。鰭片（灰色）較薄，柵極將它周圍完全裹住。鰭片穿過柵極的所有溝道部分充分受控，漏電很小。從工藝上說，這種溝道將載流子完全耗盡。這種架構(gòu)一般使用多個鰭片（兩個或三個），但未來工藝也可能使用更多鰭片。多鰭片的使用提供了比單鰭片更好的控制。