I2S總線是一種用于音頻設(shè)備間傳輸數(shù)據(jù)的串行總線標準，該總線采用獨立的時鐘線與數(shù)據(jù)線，避免了時差誘發(fā)的失真。隨著多媒體的廣泛應(yīng)用，該總線已被應(yīng)用于越來越多的數(shù)字系統(tǒng)中。

PCI總線是一種高性能的32/64位局部總線，理論最大傳輸速率可達132 Mbit/s，可支持多組外設(shè)，已經(jīng)被各類主流處理器做為總線標注，是目前應(yīng)用最廣泛的外圍總線。如今大部分處理器并沒有集成I2S接口，但在嵌入式系統(tǒng)中CPU經(jīng)常使用PCI總線與外圍設(shè)備進行交互，故需設(shè)計一種PCI—I2S接口轉(zhuǎn)換電路，從而實現(xiàn)CPU與外圍音頻設(shè)備進行通信。目前實現(xiàn)此種接口轉(zhuǎn)換電路主要通過PCI接口芯片與音頻接口芯片等專用集成電路芯片在板級電路進行組合從而實現(xiàn)基于PCI的音頻播放設(shè)備。此種電路雖然成熟可靠，但電路設(shè)計復(fù)雜、靈活性小而且需要占用大量的電路板空間。

隨著數(shù)字通信技術(shù)的發(fā)展，由于FPGA的靈活性與其較短的開發(fā)周期，在接口電路設(shè)計中的應(yīng)用已經(jīng)越來越廣泛。本文提出一種使用FPGA實現(xiàn)PIC—I2S 的接口轉(zhuǎn)換電路，不僅可以避免使用協(xié)議轉(zhuǎn)換芯片，節(jié)省電路板上的空間，而且還大幅加強了系統(tǒng)的靈活性，方便維護升級。

1 系統(tǒng)的硬件設(shè)計

音頻播放系統(tǒng)主要由立體聲音頻編解碼器TLN320AIC23B，FPGA器件XC6SLX75以及處理器PowerPC8270組成。系統(tǒng)框圖如圖1所示，CPU將原始音頻數(shù)據(jù)通過PCI總線傳至FPGA后以每組數(shù)據(jù)16 bit的格式串行傳輸至音頻芯片TLV320AIC23B，并由音頻芯片將數(shù)字量轉(zhuǎn)換為模擬音頻信號輸出。FPGA實現(xiàn)PCI接口功能和對音頻編解碼芯片的配置與數(shù)據(jù)傳輸功能，其內(nèi)部主要由PCI協(xié)議接口，I2S協(xié)議接口，I2S配置寄存器，I2C協(xié)議接口以及FIFO存儲器等組成。

TLV320AIC23B在系統(tǒng)中實現(xiàn)數(shù)字音頻信息到音頻模擬量的轉(zhuǎn)換，在系統(tǒng)上電工作時，首先需要通過I2C接口配置它的多個控制寄存器，此后芯片將根據(jù)位傳輸時鐘(Bclk)與左右聲道控制時鐘(LRCIN)，按控制寄存器中配置的方式采集由FPGA發(fā)送來的音頻數(shù)據(jù)。接收到的數(shù)據(jù)將傳至芯片內(nèi)部進行數(shù)模轉(zhuǎn)換、濾波等處理。

FPGA根據(jù)I2S協(xié)議規(guī)范與芯片要求，由主時鐘(MCLK)分頻產(chǎn)生位傳輸時鐘(Bclk)與左右聲道控制時鐘(LRCIN)，與音頻數(shù)據(jù)同步發(fā)送至 TLV320AIC23B。其中左右聲道控制時鐘(LRCIN)應(yīng)與音頻數(shù)據(jù)的原始采樣級別頻率相同，根據(jù)I2S的協(xié)議規(guī)范及芯片資料，其位傳輸時鐘 (Bclk)與芯片的主時鐘(MCLK)如下:

BCLK=Sampling Size×Sampling Rate (1)

MCLK=Sampling Size×Sampling Rate×384 (2)

式中，Sampling Rate為原始采樣級別頻率;SamplingSize為采樣大小。

系統(tǒng)中，TLV320AIC23B芯片采用左對齊的接口模式，其時序如圖2所示，其中LRCIN為高電平時音頻的左聲道選通，為低時音頻的右聲道選通。在 LRCIN的一個周期內(nèi)，左右聲道上傳輸同一組數(shù)據(jù)。由于PCI總線的傳輸速度遠高于I2S總線的傳輸速度，為不使CPU過高頻率的響應(yīng)中斷，所以在 FPGA中生成一個FIFO，可使得PCI總線可以連續(xù)傳入大量數(shù)據(jù)。此外，由于不同的音頻文件有著不同的采樣級別頻率，而通常音頻文件的采樣頻率為16 kHz或32 kHz，故在FPGA中生成I2S_config寄存器，可以通過PCI總線設(shè)置此寄存器以調(diào)用FPGA中不同的數(shù)字時鐘管理(DCM)，從而為 TLV320AIC23B芯片提供不同的時鐘。

2 PCI接口設(shè)計

PCI協(xié)議比較復(fù)雜，它不僅有嚴格的同步時序要求，而且需要許多的配置寄存器，因此實現(xiàn)電路也比較復(fù)雜。通常情況下，在FPGA中實現(xiàn)PCI接口通常有3 種方式：(1)用FPGA自行設(shè)計PCI接口，該方法可根據(jù)需要有選擇地實現(xiàn)PCI接口功能，更貼近系統(tǒng)需要，而且可以降低系統(tǒng)成本，但需要開發(fā)者對 PCI協(xié)議有著深刻的了解，且在外部環(huán)境惡劣時，不容易滿足系統(tǒng)的穩(wěn)定性要求，開發(fā)難度較大。(2)利用PCI硬核來對系統(tǒng)進行開發(fā)，PCI硬核即是嵌入在FPCA內(nèi)部的固化電路，類似于專用的PCI接口芯片，設(shè)計者只需完成信號鏈接與驗證即可，但此方法中，PCI硬核已經(jīng)固化在FPGA中，影響了系統(tǒng)的靈活性。(3)利用PCI軟核進行開發(fā)，PCI軟核可以根據(jù)用戶自身的需要進行配置，更為靈活，貼近用戶系統(tǒng)，且其已經(jīng)過設(shè)計廠商的驗證，可靠性高。本文采用Mentor公司提供的開源軟核MPCI32用于FPGA上PCI接口的開發(fā)。

Mentor公司的PCI核完全符合PCI2.2的標準，支持33/66 MHz、32位數(shù)據(jù)的傳輸，PCI核的結(jié)構(gòu)如圖3所示，該PCI核的功能是將入口測復(fù)雜的PCI接口信號轉(zhuǎn)為出口側(cè)較為操作的用戶信號。PCI核內(nèi)用戶側(cè)設(shè)置有主控制接口和從控制接口以及配置寄存器等模塊，其中從控制接口分為寄存器接口與FIFO接口。因為本文中僅使用了從控制接口，所以圖中僅對從控制接口的信號展示?？梢钥闯?，IP核左側(cè)的信號為PCI的標準信號，在使用時與前端PCI總線連接，右側(cè)信號為本地數(shù)據(jù)信號，可以看出IP核將PCI上原本復(fù)用的地址線與數(shù)據(jù)線處理后分別接出為32位的地址線與32位數(shù)據(jù)線，并且原本總線上雙向的數(shù)據(jù)線被區(qū)分為單向讀信號線與寫信號線。此外還有后端邏輯對寄存器的讀寫地址信號線與PCI訪問邏輯的讀寫地址信號線，后端對寄存器使用時的請求信號線，寄存器被占用的標志信號線等。配置寄存器包含所有PCI配置空間的信息，其中包括表明設(shè)備信息的Device ID與Ven dor ID寄存器，以及命令寄存器，Base Address Register等主設(shè)備初始化時需要訪問的信息，這些信息在PCI核生成時已經(jīng)被設(shè)定，無需改動。

在設(shè)計PCI接口時，用戶通過發(fā)起寄存器讀寫請求tarO_req，去訪問后端寄存器，從寄存器交換數(shù)據(jù)，在CPU檢測到都算邏輯未使用寄存器時，可發(fā)起占用請求并占用寄存器(tarO_gnt被置位)，此時，PCI讀寫此寄存器中的數(shù)據(jù)。

3 音頻接口設(shè)計

在驅(qū)動后端的音頻芯片時首先需要通過I2C接口配置音頻芯片的控制寄存器，此后根據(jù)音頻數(shù)據(jù)不同的采樣級別頻率控制FPGA產(chǎn)生的時鐘，最終音頻數(shù)據(jù)從FPGA內(nèi)部的FIFO中通過FPGA產(chǎn)生的時鐘依據(jù)I2S協(xié)議標準向音頻芯片傳輸。在FPGA中設(shè)計的音頻接口包括I2C時序協(xié)議接口模塊，I2S時鐘控制接口模塊和I2S時序協(xié)議接口模塊。

3.1 I2C接口模塊的設(shè)計

I2C總線是由飛利浦公司開發(fā)的串行總線，總線由兩根信號線構(gòu)成，其中SCLK為時鐘信號線，SDA為雙向數(shù)據(jù)線。I2C總線上的所有設(shè)備均可做為主設(shè)備，每個設(shè)備在總線上都有唯一的地址。

立體聲音頻編解碼器TLV320AIC23B中，共有11個寄存器需要配置，所有寄存器為只寫寄存器。這些寄存器分別控制芯片輸出音頻的左右耳機音量、左右功放音量、芯片電源、采樣率等參數(shù)。在芯片的配置參數(shù)傳輸時，以I2C的數(shù)據(jù)線(SDA)在時鐘線(SCLK)為高時下降沿條件作為數(shù)據(jù)的起始位，此后每當FPGA向TLV320AIC23B傳輸8位數(shù)據(jù)時，TLV320 AIC23B在第9個時鐘時通過SDA向FPGA返回一個ACK信號。如果FPGA確認收到ACK信號則繼續(xù)傳輸下一組數(shù)據(jù)，否則將重復(fù)傳輸此組數(shù)據(jù)。實際中示波器測量的傳輸波形如圖4所示。

3.2 I2S時鐘控制接口模塊的設(shè)計

由于不同的音頻數(shù)據(jù)有著不同的采樣級別頻率，所以在傳輸不同音頻文件時，F(xiàn)PGA提供給TLV320AIC23B的時鐘頻率不同，為使不同采樣頻率的聲音文件都能在本系統(tǒng)上正常播放，故在FPGA內(nèi)部使用其DCM由主時鐘12.288 MHz生成16 kHz和32 kHz兩種采樣時鐘頻率，接入緩沖器BUFGMUX中，并且通過在PCI的配置空間中開辟一個寄存器，寄存器的值接至BUFGMUX的選擇端，這樣通過配置PCI總線配置此寄存器即可根據(jù)播放音頻的情況選擇時鐘頻率。

3.3 I2S時序協(xié)議接口模塊的設(shè)計

I2S時序接口模塊的主時鐘由FPGA內(nèi)部提供，模塊內(nèi)通過對主時鐘進行分頻產(chǎn)生BCLK與LRCin，模塊在每個LRCin的上升沿由緩存FIFO中讀取一個16 bit的數(shù)據(jù)放入臨時寄存器，此后在BCLK的每個上升沿依次由高至低讀取寄存器中的每一位并賦值給數(shù)據(jù)線SDIN，并且在LRCIN的下降延時重復(fù)傳輸此數(shù)據(jù)，從而完成音頻數(shù)據(jù)的I2S協(xié)議傳輸。

4 系統(tǒng)測試及結(jié)果

通過在上位機中向CPU內(nèi)部Flash燒錄一段音頻數(shù)據(jù)，此后通過訪問FPGA的配置寄存器將此段數(shù)據(jù)傳入至FPGA內(nèi)64 kB的FIFO中，后端音頻模塊檢測到FIFO非空即開始工作。首選通過邏輯仿真軟件對系統(tǒng)進行仿真，結(jié)果如圖5所示，信號線SDIN、 LRclk，BCLK輸出結(jié)果符合I2S協(xié)議規(guī)范中左對齊模式。此后可以在音頻芯片模擬輸出端接入耳機或功放等音頻播放設(shè)備，用示波器測量其模擬輸出。結(jié)果證明此系統(tǒng)工作正常，可以按照要求播放16 kbit/s與32kbit/s WAV音頻文件。通過示波器測量的模擬輸出如圖6所示，可以看出明顯的包絡(luò)信號。通過以上結(jié)論可以看出，系統(tǒng)可以充分利用FPGA 片內(nèi)資源，從而減少對板內(nèi)面積占用并減低系統(tǒng)功耗，也易于移植入同類的嵌入式系統(tǒng)中。

在本文的基礎(chǔ)上，可以進一步發(fā)揮FPGA的靈活性，比如在開發(fā)FPGA上支持PCI從設(shè)備DMA模式，以進一步加強PCI總線的讀寫效率、I2S總線的右對齊和DSP模式等，并且可以開發(fā)語音芯片上的語音采集功能，使系統(tǒng)實現(xiàn)語音采集、轉(zhuǎn)換、傳輸?shù)裙δ堋?/p>