由于FPGA 內(nèi)部RAM 容量的限制，只能緩存一小段時間內(nèi)12 倍速的數(shù)據(jù)，設(shè)計時充分考慮到這點限制。FPGA 只緩存200μs 12 倍速數(shù)據(jù)和5 ms (一個TD-SCDMA 系統(tǒng)子幀) 4 倍速數(shù)據(jù)。每200 μs 產(chǎn)生定時中斷給DSP，并設(shè)置相應(yīng)信號量。DSP 檢測到是否接收FPGA 數(shù)據(jù)的情況，然后判斷4 倍速數(shù)據(jù)是否收齊以采取相應(yīng)動作，這樣就解決了F PGA 內(nèi)部高速RAM 容量有限的問題。

一般以FPGA + DSP 為硬件平臺的解決方案中，圖3 中產(chǎn)生TD-SCDMA 信號和TD-SCDMA 信號解調(diào)2 個模塊不全部在DSP 中實現(xiàn)?？紤]到本物理層需要復(fù)雜的流程處理，本方案采用全DSP 實現(xiàn)。

由于圖中生成TD-SCDMA 信號與解調(diào)TD2SC2DMA 信號流程互為相反過程，所以下面只闡述生成TD-SCDMA 信號部分。為了闡述方便， 考慮沒有智能天線的情況。如果實現(xiàn)智能天線，只需要稍加擴展。生成TD-SCDMA 信號的流程圖如圖4 所示。

圖4 　生成TD-SCDMA 信號的流程圖

每次調(diào)用成幀過程，首先采用全DSP 實現(xiàn)方案所特有的調(diào)度算法判斷是否所有物理信道都處理完畢，如果不是，則選擇一個物理信道進行下一步處理。

采用另一特有調(diào)度算法判斷該物理信道承載的傳輸信道是否處理完畢。每個傳輸信道處理完畢之后，把各個傳輸信道處理結(jié)果復(fù)用起來，成為編碼復(fù)用傳輸信道，再統(tǒng)一處理。依次處理每個物理信道，最后把所有的結(jié)果一起進行調(diào)制等處理。

與已有方案不同，很多用FPGA 實現(xiàn)的算法，如調(diào)制、擴頻、加擾都放在DSP 執(zhí)行。通過分析協(xié)議，采用查表法可以用DS P 高效實現(xiàn)調(diào)制、擴頻和加擾，不會對DSP 產(chǎn)生過大負荷。

5 實驗結(jié)果

本物理層支持高速率數(shù)字信號采集。采集的信號，經(jīng)過相應(yīng)射頻測量算法計算，即可完成各種終端射頻指標測量。圖5 表示呼叫狀態(tài)下EVM測量結(jié)果。

圖5 　呼叫狀態(tài)下EVM 測量

該物理層支持豐富的終端業(yè)務(wù)能力測量。表1列出了物理層支持的有代表性的業(yè)務(wù)，以及相應(yīng)實測DSP 的負荷。

表1 物理層支持的業(yè)務(wù)

6 結(jié) 論

基于綜合測試儀物理層的雙重任務(wù)特點，本文詳細闡述了TD-SCDMMA綜合測試儀物理層的硬件構(gòu)成， FPGA 和DSP程序設(shè)計。大部分任務(wù)采用全DSP 實現(xiàn)，具有開發(fā)周期短的優(yōu)點。

物理層在863 項目大力支持的綜合測試儀項目中是實現(xiàn)難點，該方案發(fā)揮了重要作用，順利通過了專家組驗收。該綜合測試儀已經(jīng)被無線電管理委員會、MTNET和眾多廠商廣泛采用，推動了TD產(chǎn)業(yè)發(fā)展。

目前，在該方案基礎(chǔ)之上，經(jīng)過改進，系統(tǒng)仿真器進一步具備了支持HSDPA 終端測試的能力。今后將繼續(xù)研究設(shè)計以支持終端協(xié)議一致性測試和多模終端測試。