作者 史興榮 何進(jìn) 張九柏 張子驥 賀雅娟 電子科技大學(xué)電子科學(xué)與工程學(xué)院(成都 610054)

　　史興榮 (1990-)，男，碩士研究生，研究方向：低功耗數(shù)字集成電路設(shè)計(jì)

　　賀雅娟 (1978-)，女，副教授，研究方向：專用集成電路與系統(tǒng)、超低壓超低功耗數(shù)字集成電路設(shè)計(jì)等。

摘要：基于對(duì)0.18 μm標(biāo)準(zhǔn)CMOS工藝的研究，本文設(shè)計(jì)了一套完備的電源電壓為0.4 V的亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)。設(shè)計(jì)流程包括工藝研究與方案設(shè)計(jì)、單元設(shè)計(jì)與物理實(shí)現(xiàn)、庫(kù)文件的提取以及單元庫(kù)驗(yàn)證。提出了傳統(tǒng)溝道寬度調(diào)節(jié)與溝長(zhǎng)偏置相結(jié)合的尺寸調(diào)整策略，有效增強(qiáng)PMOS管驅(qū)動(dòng)并減小漏電流，提升庫(kù)單元穩(wěn)定性。利用ISCAS基準(zhǔn)測(cè)試電路完成亞閾值標(biāo)準(zhǔn)單元庫(kù)的驗(yàn)證，0.4 V電壓下，相同設(shè)計(jì)，基于亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)的相比于基于商用庫(kù)的設(shè)計(jì)，能耗減小20%以上，數(shù)據(jù)延時(shí)也有所減小，即亞閾值標(biāo)準(zhǔn)單元庫(kù)性能明顯優(yōu)于商用庫(kù)相比。

0 引言

　　隨著集成電路工藝技術(shù)的不斷發(fā)展，工藝線寬不斷減小以追求高集成度與高速度，帶來(lái)的最大問(wèn)題就是功率密度的不斷增大，功耗過(guò)高問(wèn)題逐漸成為限制集成電路發(fā)展的重要原因。近年來(lái)興起的無(wú)線傳感網(wǎng)絡(luò)、醫(yī)療電子和便攜式消費(fèi)電子等熱門(mén)領(lǐng)域，對(duì)功耗要求越來(lái)越高，低功耗技術(shù)成為工業(yè)界和學(xué)術(shù)界研究的焦點(diǎn)。

　　在CMOS數(shù)字電路中，系統(tǒng)功耗包含動(dòng)態(tài)功耗和靜態(tài)功耗，動(dòng)態(tài)功耗與供電電壓的平方成正比，靜態(tài)功耗與供電電壓成正比，因此降低供電電壓是降低功耗最有效的方法，1970年以來(lái)，極低電壓設(shè)計(jì)技術(shù)的研究被廣泛展開(kāi)。其中亞閾值電路設(shè)計(jì)技術(shù)，通過(guò)將系統(tǒng)電源電壓降低至器件亞閾值區(qū)域以獲得極低的系統(tǒng)總功耗，屬于系統(tǒng)級(jí)低功耗技術(shù)，能達(dá)到更好的降低功耗的效果，因此成為目前研究的熱點(diǎn)。

　　大規(guī)模數(shù)字集成電路是基于標(biāo)準(zhǔn)單元庫(kù)或者門(mén)陣列完成設(shè)計(jì)，要實(shí)現(xiàn)大規(guī)模亞閾值數(shù)字電路的實(shí)現(xiàn)，我就需要建立亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)與亞閾值SRAM，針對(duì)亞閾值電壓，對(duì)基本的邏輯門(mén)(與門(mén)、或門(mén)、非門(mén)、選擇器、加法器等)以及SRAM單元進(jìn)行設(shè)計(jì)和優(yōu)化，使其在亞閾值下達(dá)到最優(yōu)性能，進(jìn)而提升整體電路性能。

　　本文基于0.18 μm標(biāo)準(zhǔn)工藝，首先分析了亞閾值下NMOS和PMOS失配增大的問(wèn)題，并基于數(shù)字標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)流程與亞閾值單元庫(kù)設(shè)計(jì)設(shè)計(jì)方法的研究，提出了傳統(tǒng)溝道寬度調(diào)節(jié)與溝長(zhǎng)偏置相結(jié)合的尺寸調(diào)整策略，在此基礎(chǔ)上設(shè)計(jì)了一套電源電壓為0.4 V的定制化亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)，基于該亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)完成數(shù)字集成電路的設(shè)計(jì)，并以ISCAS基準(zhǔn)測(cè)試電路為載體對(duì)該亞閾值庫(kù)與原商用庫(kù)在0.4 V電壓下重新特征化的單元庫(kù)進(jìn)行了對(duì)比，驗(yàn)證了該亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)的完備性與功能正確性，并且在功耗和性能方面相比原商用庫(kù)有很大改善。

1 標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)流程

　　數(shù)字標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)就是基于Foundry提供的工藝庫(kù)，定制完成基本邏輯單元的電路和版圖設(shè)計(jì)，并提取相應(yīng)的時(shí)序和物理信息形成文件，供綜合工具和物理實(shí)現(xiàn)工具調(diào)用以完成數(shù)字集成電路的設(shè)計(jì)和分析。設(shè)計(jì)流程包括工藝研究分析、單元電路和版圖設(shè)計(jì)、單元庫(kù)建模和庫(kù)文檔生成、和單元庫(kù)評(píng)估驗(yàn)證。

　　圖1所示是本次亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)的流程及具體實(shí)施示意圖，在電路設(shè)計(jì)前，首先了解和研究該工藝的基本特性，包括晶體管電流電壓特性、器件的漏極電流等參數(shù)隨溝道長(zhǎng)度和溝道寬度的變化情況，以及PMOS和NMOS的驅(qū)動(dòng)強(qiáng)弱等，這些基于Virtuoso完成。其次，基于Virtuoso平臺(tái)完成工藝研究分析以及電路圖版圖的設(shè)計(jì)，并基于Calibre完成單元電路網(wǎng)表的提取。然后，利用Liberate基于單元網(wǎng)表完成時(shí)序庫(kù)建模，基于版圖用Abstract完成物理庫(kù)建模，用Library Compiler完成仿真庫(kù)文件的生成，以及符號(hào)庫(kù)、時(shí)序庫(kù)和物理庫(kù)文件的格式轉(zhuǎn)換。最后，用綜合和布局布線工具實(shí)現(xiàn)基準(zhǔn)電路的設(shè)計(jì)，完成亞閾值庫(kù)的驗(yàn)證工作。

2 理論研究與工藝分析

　　2.1 最小能量點(diǎn)理論

　　亞閾值電路的理論基礎(chǔ)就是最小能量點(diǎn)理論，電路總能耗包含動(dòng)態(tài)能耗和動(dòng)態(tài)能耗，動(dòng)態(tài)能耗隨著供電電壓的減小呈平方關(guān)系減小，靜態(tài)能耗與時(shí)鐘周期、漏電流和供電電壓成正比，隨著電源電壓的減小，尤其是在器件閾值電壓下，時(shí)鐘周期呈指數(shù)上升，導(dǎo)致漏電能耗迅速增大。由此，對(duì)于特定工藝下的電路，隨著電源電壓的減小，動(dòng)態(tài)能耗不斷減小，而靜態(tài)能耗先增大，存在某一特定電源電壓值，使得總能耗最小，即最小能量點(diǎn)，且最小能量點(diǎn)對(duì)應(yīng)的電源電壓一般在亞閾區(qū)。

　　為驗(yàn)證最小能量點(diǎn)理論及確定亞閾值標(biāo)準(zhǔn)單元庫(kù)的電源電壓，針對(duì)所涉及的工藝，設(shè)計(jì)了驗(yàn)證電路。驗(yàn)證電路包含10條50級(jí)的反相器鏈，通過(guò)給定10條鏈路不同的輸入來(lái)控制開(kāi)關(guān)活動(dòng)性的大小，大小可以設(shè)定為0.1、0.2、……、1.0。如圖2所示，分別是開(kāi)關(guān)活動(dòng)因子asw等于0.1和1時(shí)不同電壓下的系統(tǒng)總功耗隨電源電壓變化曲線，可以看出，最小能耗點(diǎn)分布在電源電壓為0.2 V~0.4 V范圍內(nèi)。本設(shè)計(jì)中，考慮到系統(tǒng)穩(wěn)定性及數(shù)字單元庫(kù)的適用范圍，電源電壓設(shè)定為0.4 V。

　　2.2 晶體管電流電壓特性

　　NMOS和PMOS的驅(qū)動(dòng)能力是不一樣的，即存在不匹配，在標(biāo)準(zhǔn)電壓下(即超閾值電壓)，NMOS的驅(qū)動(dòng)能力約為PMOS驅(qū)動(dòng)能力的兩倍，這得益于電子遷移率為空穴遷移率兩倍多，在建立標(biāo)準(zhǔn)單元庫(kù)時(shí)，單元設(shè)計(jì)時(shí)就要考慮到NMOS/PMOS失配，通過(guò)尺寸調(diào)節(jié)來(lái)實(shí)現(xiàn)單元的上拉下拉匹配。但是在亞閾值電壓下，由MOS模型分析可知，NMOS/PMOS失配會(huì)增大，因此將商用標(biāo)準(zhǔn)單元庫(kù)運(yùn)用到低壓電路中，電路性能會(huì)嚴(yán)重下降，會(huì)出現(xiàn)噪聲容限下降，抗工藝波動(dòng)能力下降，甚至邏輯誤判導(dǎo)致電路無(wú)法正常工作等。

　　對(duì)相同尺寸的NMOS管和PMOS管進(jìn)行仿真，晶體管的開(kāi)啟電流和關(guān)斷電流隨電源電壓的變化曲線，如圖3所示，隨著電源電壓的不斷減小，NMOS管和PMOS管的開(kāi)啟電流和關(guān)斷電流都不斷減小，但是NMOS與PMOS的開(kāi)啟電流之比卻在不斷增大，在電壓為0.4 V時(shí)，大尺寸管PMOS/NMOS開(kāi)啟電流比已接近于7，而對(duì)于最小尺寸管，甚至高達(dá)20，即PMOS和NMOS存在嚴(yán)重的不匹配，這給我們標(biāo)準(zhǔn)單元設(shè)計(jì)時(shí)上拉下拉平衡造成很大困難。

　　2.3 反短溝道效應(yīng)

　　隨著工藝尺寸的不斷減小，亞閾值電壓下，晶體管電流表現(xiàn)出明顯的反短溝道效應(yīng)，隨著溝道長(zhǎng)度L的變化，晶體管的開(kāi)啟電流表現(xiàn)出先增大后減小的變化趨勢(shì)，即存在最優(yōu)溝道長(zhǎng)度。針對(duì)本工藝，通過(guò)對(duì)NMOS管和PMOS管的仿真發(fā)現(xiàn)，NMOS管開(kāi)啟電流不存在反短溝道效應(yīng)，而PMOS管開(kāi)啟電流存在明顯的反短溝道效應(yīng)，即開(kāi)啟電流I_on隨著溝道長(zhǎng)度LP的增大先增大后減小，如圖4所示，可以看出NMOS管開(kāi)啟電流在LP=200 nm時(shí)達(dá)到最大。進(jìn)一步研究發(fā)現(xiàn)，最優(yōu)溝道長(zhǎng)度與溝道寬度相關(guān)，且增大LP存在面積和漏電流增大的不良影響，因此在實(shí)際庫(kù)單元設(shè)計(jì)時(shí)，我們將NMOS的溝道長(zhǎng)度取值為180 nm，即最小溝道長(zhǎng)度，PMOS的溝道長(zhǎng)度取值為190 nm，即溝道增量約為最小溝道長(zhǎng)度的5%。

3 亞閾值庫(kù)的設(shè)計(jì)

　　3.1 單元類型選擇與結(jié)構(gòu)設(shè)計(jì)

　　標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)中，庫(kù)單元的和數(shù)量影響著綜合工具在映射和優(yōu)化過(guò)程的有效應(yīng)，庫(kù)單元種類越豐富，電路的優(yōu)化就越充分。對(duì)于亞閾值標(biāo)準(zhǔn)單元庫(kù)，由于電源電壓較低，有些復(fù)雜單元不能工作，有些單元能工作但是穩(wěn)定性大幅度下降，為保證功能正常且具有足夠的穩(wěn)定性，則需要對(duì)這些單元進(jìn)行選擇。選用扇入比較小的邏輯單元，剔除NAND4、NOR4等扇入大的邏輯，而時(shí)序優(yōu)化單元較復(fù)雜且功耗較大也需要剔除，觸發(fā)器和鎖存器必不可少，但是其種類可以簡(jiǎn)化，時(shí)鐘樹(shù)邏輯單元和物理實(shí)現(xiàn)單元必不可少。每種邏輯又包含多種不同驅(qū)動(dòng)能力，也設(shè)計(jì)了低功耗單元，對(duì)于OR2、NOR2等穩(wěn)定性差的單元，為保證單元穩(wěn)定性沒(méi)有設(shè)計(jì)低功耗單元。

　　對(duì)于INV、NAND2、NOR2等簡(jiǎn)單的庫(kù)單元，直接采用傳統(tǒng)的靜態(tài)互補(bǔ)CMOS結(jié)構(gòu)，而對(duì)于MX、XOR、XNOR、DFF和LATCH等比較復(fù)雜單元，傳統(tǒng)互補(bǔ)CMOS結(jié)構(gòu)在亞閾值電壓下穩(wěn)定性不足。因此需要改變結(jié)構(gòu)，采用在低壓下性能更好的傳輸門(mén)結(jié)構(gòu)設(shè)計(jì)。以二選一選擇單元MX2為例說(shuō)明傳輸門(mén)結(jié)構(gòu)的優(yōu)勢(shì)，圖5所示是MX2單元電路結(jié)構(gòu)(a)互補(bǔ)CMOS結(jié)構(gòu)(b)傳輸門(mén)結(jié)構(gòu)。在互補(bǔ)CMOS結(jié)構(gòu)中，有兩個(gè)PMOS串聯(lián)的結(jié)構(gòu)，PMOS在低壓下驅(qū)動(dòng)很小，相同晶體管尺寸會(huì)導(dǎo)致單元穩(wěn)定性較差，且單元延時(shí)較大。傳輸門(mén)結(jié)構(gòu)MX2單元由傳輸門(mén)和反相器構(gòu)成，沒(méi)有PMOS串聯(lián)或NMOS串聯(lián)結(jié)構(gòu)，能夠工作在較低電壓，穩(wěn)定性更高。傳輸門(mén)速度由NMOS管決定，延時(shí)更小，且可以采用最小尺寸晶體管完成設(shè)計(jì)，功耗小。

　　3.2 單元尺寸設(shè)計(jì)策略

　　標(biāo)準(zhǔn)單元尺寸設(shè)計(jì)，就是希望找到最優(yōu)的尺寸組合，以使電路在功能正確的前提下，實(shí)現(xiàn)延時(shí)、功耗和面積的兼顧?；谇懊娴谌聦?duì)工藝的分析可知，本工藝庫(kù)PMOS管存在明顯的電流反短溝道效應(yīng)，即隨著柵極長(zhǎng)度L的增大電流先更大后減小，存在最優(yōu)L值，所以采用傳統(tǒng)柵極寬度W調(diào)節(jié)策略與柵極長(zhǎng)度L偏置相結(jié)合的尺寸調(diào)節(jié)策略：

　　(1)針對(duì)PMOS存在電流反短溝道效應(yīng)，進(jìn)一步仿真發(fā)現(xiàn)最優(yōu)L值與晶體管柵極寬度W相關(guān)，但變化比較小，因此為簡(jiǎn)化單元仿真量，PMOS管的柵極長(zhǎng)度統(tǒng)一設(shè)定為190 nm，NMOS管的柵極長(zhǎng)度統(tǒng)一設(shè)定為180 nm。

　　(2)根據(jù)0.4V電壓下的NMOS/PMOS驅(qū)動(dòng)比，和具體單元的結(jié)構(gòu)分析，以上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)的匹配為目標(biāo)，確定PMOS和NMOS的柵極寬度W的大致范圍。

　　(3)通過(guò)分析單元的功耗、延時(shí)和面積等參數(shù)，確定單元的優(yōu)化目標(biāo)函數(shù)為f(P, D)=Pi*D，P是單元功耗，由于功耗與面積正相關(guān)，也包含了對(duì)面積的考慮，D為單元延時(shí)，延時(shí)為上升下降延時(shí)的平均值，考慮了上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)的平衡以及單元穩(wěn)定性。i為調(diào)節(jié)系數(shù)，用于調(diào)節(jié)單元功耗和單元延時(shí)的比重，此處i取值為1。調(diào)整單元中各晶體管柵極寬度W，使得目標(biāo)函數(shù)達(dá)到最優(yōu)，確定出單元的最優(yōu)尺寸。

4 亞閾值庫(kù)的評(píng)估驗(yàn)證

　　4.1 單元庫(kù)穩(wěn)定性評(píng)估

　　靜態(tài)噪聲容限是衡量單元穩(wěn)定性的重要參數(shù)，測(cè)量不同邏輯單元的靜態(tài)噪聲容限，來(lái)評(píng)估我們?cè)O(shè)計(jì)的亞閾值庫(kù)的單元穩(wěn)定性。圖6所示是不同邏輯單元的靜態(tài)噪聲容限，可以看出由于其PMOS管串聯(lián)的結(jié)構(gòu)特性，庫(kù)中NOR2單元的靜態(tài)噪聲容限最小，為142 mV，占電源電壓的35.5%，證明我們的庫(kù)單元可以工作在很低電壓下，單元庫(kù)具有很好的穩(wěn)定性。

　　4.2 單元庫(kù)的驗(yàn)證

　　本次為了驗(yàn)證所建立的亞閾值單元庫(kù)的功能和性能，采用ISCAS85和ISCAS89基準(zhǔn)測(cè)試電路，選取了典型的五個(gè)電路，其中C7552選自ISCAS85是純組合邏輯電路，其余四個(gè)電路選自ISCAS89是時(shí)序電路。同時(shí)對(duì)標(biāo)準(zhǔn)單元的單元庫(kù)在0.4 V電壓下進(jìn)行重新特征化，記為商用0.4 V庫(kù)，用于和亞閾值庫(kù)對(duì)比。分別基于亞閾值庫(kù)和商用0.4 V庫(kù)，完成上述所選基準(zhǔn)測(cè)試電路的設(shè)計(jì)，仿真對(duì)比結(jié)果如表1所示，表1中顯示，基于亞閾值庫(kù)的設(shè)計(jì)在延時(shí)和功耗方面都要明顯優(yōu)于商用0.4 V庫(kù)，動(dòng)態(tài)功耗和靜態(tài)功耗都減小了20%以上，且延時(shí)也有所減小，因此電路的功耗延時(shí)積PDP減小超過(guò)37%。即基于亞閾值單元庫(kù)的電路性能提升，且功耗大幅度下降，驗(yàn)證了亞閾值單元庫(kù)的完備性和良好的性能，及其低功耗特性。

5 結(jié)束語(yǔ)

　　基于對(duì)0.18μm標(biāo)準(zhǔn)CMOS工藝最小能耗點(diǎn)的研究，以及對(duì)亞閾值電壓下NMOS和PMOS電流電壓特性和PMOS的反短溝道效應(yīng)的研究，提出了溝道寬度調(diào)節(jié)和PMOS溝長(zhǎng)調(diào)制結(jié)合的尺寸設(shè)計(jì)策略，根據(jù)數(shù)字標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)流程建立了一套完備的亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)。亞閾值庫(kù)單元的噪聲容限在電源電壓的35%以上，并采用ISCAS基準(zhǔn)電路完成單元庫(kù)的驗(yàn)證。0.4 V電壓下，與商用單元庫(kù)相比，亞閾值單元庫(kù)功耗減小了20%以上，且性能有所改善。驗(yàn)證了亞閾值標(biāo)準(zhǔn)單元庫(kù)單元的穩(wěn)定性，以及單元庫(kù)的低功耗特性。

　　參考文獻(xiàn)：

[1]Calhoun B H, Wang A, Chandrakasan A. Modeling and sizing for minimum energy operation in subthreshold circuits[J]. IEEE J. Solid-State Circuits, 2005, 40(9): 1778-1786.

　　[2]Qian Xie, Jun Xu, Yuan Taur. Review and critique of analytic models of MOSFET short-channel effects in subthreshold[J]. IEEE Transactions on electron devices, 2012, 59(6): 1569-1579.

　　[3]Alioto M. Ultra-Low Power VLSI Circuit Design Demystified and Explained: A Tutorial[J]. IEEE Trans. Circuits Syst. I, Reg. Papers, 2012, 59(1): 3-29.

　　[4]Gupta K, Raychowdhury A, Roy K. Digital computation in subthreshold region for ultra-low-power operation: A device-circuit-architecture codesign perspective[J]. Proceedings of the IEEE, 2010, 98(2):160-190.

　　[5]Liu Bo, Ashouei M, Standard cell sizing for subthreshold operation[C]. Proceeding of the 49th Design Automation Conference. San Francisco, USA, 2012: 425-128.

　　[6]Gibiluka M, Moreira M. A standard cell characterization flow for non-standard voltage supplies[C]. 29th Symposium on Integrated Circuits and Systems Design. Belo Horizonte, Brazil, 2016

　　本文來(lái)源于《電子產(chǎn)品世界》2018年第11期第38頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。