近日，清華大學微電子所、未來芯片技術(shù)高精尖創(chuàng)新中心錢鶴、吳華強教授團隊與合作者在《自然》在線發(fā)表了題為“Fully hardware-implemented memristor convolutional neural network”的研究論文，報道了基于憶阻器陣列芯片卷積網(wǎng)絡(luò)的完整硬件實現(xiàn)。該成果所研發(fā)的基于多個憶阻器陣列的存算一體系統(tǒng)，在處理卷積神經(jīng)網(wǎng)絡(luò)（CNN）時的能效比圖形處理器芯片（GPU）高兩個數(shù)量級，大幅提升了計算設(shè)備的算力，成功實現(xiàn)了以更小的功耗和更低的硬件成本完成復雜的計算。

隨著人工智能應用對計算和存儲需求的不斷提升，集成電路芯片技術(shù)面臨諸多新的挑戰(zhàn)。一方面，隨著摩爾定律放緩，通過集成電路工藝微縮的方式獲得算力提升越來越難，另一方面，在傳統(tǒng)架構(gòu)中，計算與存儲在不同電路單元中完成，會造成大量數(shù)據(jù)搬運的功耗增加和額外延遲。阿里達摩院在2020年1月發(fā)布了《2020十大科技趨勢》報告，其中第二大趨勢為“計算存儲一體化突破AI算力瓶頸”。報告指出：“數(shù)據(jù)存儲單元和計算單元融合為一體，能顯著減少數(shù)據(jù)搬運，極大提高計算并行度和能效。計算存儲一體化在硬件架構(gòu)方面的革新，將突破AI算力瓶頸”?；趹涀杵鞯男滦痛嫠阋惑w架構(gòu)可以利用歐姆定律和基爾霍夫電流定律的實現(xiàn)基于物理定律的原位計算（Compute on Physics），打破傳統(tǒng)架構(gòu)中的算力瓶頸問題，滿足人工智能等復雜任務對計算硬件的高需求。

當前國際上的相關(guān)研究還停留在簡單網(wǎng)絡(luò)結(jié)構(gòu)的驗證，或者基于少量器件數(shù)據(jù)進行的仿真，基于憶阻器陣列的完整硬件實現(xiàn)仍然有很多挑戰(zhàn)：器件方面，制備高一致、可靠的多值憶阻器陣列仍是挑戰(zhàn)；系統(tǒng)方面，受憶阻器的阻變機理制約，器件固有的非理想特性（如器件間波動，器件電導卡滯，電導狀態(tài)漂移等）會導致計算準確率降低；架構(gòu)方面，憶阻器陣列實現(xiàn)卷積功能需要以串行滑動的方式連續(xù)采樣、計算多個輸入塊，無法匹配全連接結(jié)構(gòu)的計算效率。

錢鶴、吳華強教授團隊通過優(yōu)化材料和器件結(jié)構(gòu)，成功制備出了高性能的憶阻器陣列。為解決器件非理想特性造成的系統(tǒng)識別準確率下降問題，提出一種新型的混合訓練算法，僅需用較少的圖像樣本訓練神經(jīng)網(wǎng)絡(luò)，并通過微調(diào)最后一層網(wǎng)絡(luò)的部分權(quán)重，使存算一體架構(gòu)在手寫數(shù)字集上的識別準確率達到96.19%，與軟件的識別準確率相當。與此同時，提出了空間并行的機制，將相同卷積核編程到多組憶阻器陣列中，各組憶阻器陣列可并行處理不同的卷積輸入塊，提高并行度來加速卷積計算。在此基礎(chǔ)上，該團隊搭建了全硬件構(gòu)成的完整存算一體系統(tǒng)，在系統(tǒng)里集成了多個憶阻器陣列，并在該系統(tǒng)上高效運行了卷積神經(jīng)網(wǎng)絡(luò)算法，成功驗證了圖像識別功能，證明了存算一體架構(gòu)全硬件實現(xiàn)的可行性。

近年來，錢鶴、吳華強教授團隊長期致力于面向人工智能的存算一體技術(shù)研究，從器件性能優(yōu)化、工藝集成、電路設(shè)計及架構(gòu)與算法等多層次實現(xiàn)創(chuàng)新突破，先后在《自然通訊》（Nature Communications）、《自然電子》（Nature Electronics）、《先進材料》（Advanced Materials）等期刊以及國際電子器件會議 （IEDM）、國際固態(tài)半導體電路大會（ISSCC）等頂級學術(shù)會議上發(fā)表多篇論文。 

清華大學微電子所吳華強教授是本論文的通訊作者，清華大學微電子所博士生姚鵬是第一作者。該研究工作得到了國家自然科學基金委、國家重點研發(fā)計劃、北京市科委、北京信息科學與技術(shù)國家研究中心及華為技術(shù)有限公司等支持。