簡介

雖然產(chǎn)品可靠性一直以來都是半導體行業(yè)的一個重要因素，但隨著交通運輸、醫(yī)療設備和 通信等領(lǐng)域越來越多地使用電子設備，對于能夠在設計的產(chǎn)品壽命期內(nèi)按預期工作的集成 電路 (IC) 的需求已呈現(xiàn)出指數(shù)級增長趨勢。然而，盡管對于精準的可靠性驗證的需求已顯 著增長，但使用現(xiàn)有的驗證技術(shù)確保 IC 可靠性一直是 IC 設計公司面臨的重大挑戰(zhàn)之一。技 術(shù)節(jié)點尺寸的縮減加上不同類型的設計應用的快速增長，讓該問題變得更加復雜，增加了 需要的可靠性檢查數(shù)量及其復雜性。所有這些因素都在有力地推動對于準確的自動化芯片 可靠性驗證方法的需求。如今，Calibre? PERC? 可靠性平臺 [1] 等全新的電子設計自動化 (EDA) 工具應運而生，為設計人員提供了強大的功能來實施可靠性檢查，讓他們能夠利用 拓撲、電壓傳播 [2] 和邏輯驅(qū)動的版圖 (LDL) 功能快速、準確地驗證各種可靠性問題。

許多晶圓代工廠現(xiàn)在提供可靠性規(guī)則集來驗證 IC 設計選定的可靠性，其中最常見的是評估靜 電放電 (ESD) 保護和閂鎖效應 (LUP) 事件 [3]。臺積電 (TSMC) 是全球最大的晶圓代工廠之一， 該公司基于 Calibre PERC 可靠性平臺提供完整的 ESD/LUP 規(guī)則檢查覆蓋 [4]。TSMC ESD/LUP 套件通過使用拓撲、點對點 (P2P) 電阻、電流密度 (CD) 和基于版圖的 LUP 檢查提供可靠性驗 證 [5,6]。也可以從其他晶圓代工廠獲取可靠性規(guī)則集，例如 GLOBALFOUNDRIES [7]、 Samsung [8]、UMC [9] 和 TowerJazz [10]。

晶圓代工廠規(guī)則集提供了可靠的可靠性基準，在評估總體可靠性時應始終用作一線參考。 設計人員可利用這些規(guī)則集深入了解晶圓代工廠所重視的 Sign-off 標準。但每家設計公司 通常也會根據(jù)其產(chǎn)品的獨特需求和用途提出額外的可靠性要求。當今的產(chǎn)品設計周期很 短，這也鼓勵設計公司根據(jù)自身產(chǎn)品的應用開發(fā)自定義的檢查作為晶圓代工廠可靠性驗證 流程的補充，以確保徹底驗證可靠性要求。這些自定義的預編碼檢查可提供額外的有針對 性的可靠性覆蓋，以支持取得市場成功。

不止于晶圓代工廠規(guī)則集：自定義可靠性檢查

為確保滿足公司的所有可靠性驗證需求，創(chuàng)建自定義檢查是一種有用而且往往很有必要的 手段。但隨著不同應用的可靠性檢查數(shù)量以及這些檢查的復雜性日益增加，設計人員需要 一種驗證流程，方便其快速、輕松地選擇和配置這類預編碼檢查，而無需在運行期間管理 檢查的復雜性問題。

通過在簡單易用的流程中包含精心編寫的預編碼檢查，設計人員可以運行這些檢查，而無 需在運行時進行自定義檢查編碼。為確保設計人員能夠根據(jù)需要覆蓋不同的可靠性方面， 該流程必須允許他們組合多項檢查，對目標設計、知識產(chǎn)權(quán) (IP) 模塊或全芯片運行驗證， 這一點也很重要。提供允許設計人員輕松配置和運行自定義檢查及檢查組合的流程，有助 于設計公司在進行芯片設計和驗證時，滿足當今日益苛刻的產(chǎn)品上市時間表。

組合多項檢查

不同的 IC 設計具有不同的可靠性要求和關(guān)注點，在驗證期間必須使用各種可靠性檢查對其 進行評估。通?？赏ㄟ^選擇和利用規(guī)則檢查的組合來滿足多種驗證需求，其中每項檢查集 中處理一個特定的方面，從而實現(xiàn)完整的可靠性驗證覆蓋。

作為說明，我們來看兩項設計應用，一項為多電源域設計，另一項為模擬設計。這些應用 描述了應如何運用不同的可靠性檢查，針對不同的設計提供全面的可靠性驗證覆蓋。在實 際設計流程中，可能還需要額外的檢查才能實現(xiàn)所需的全面、嚴格的可靠性驗證。

多電源域應用

具有多個電源域的設計存在電氣過應力 (EOS) 的風險。當電參數(shù)超過設計參數(shù)時便會發(fā)生 EOS。EOS 事件可能造成廣泛的后果，導致不同程度的性能下降，甚至是 IC 永久失效的災 難性損壞 [2]。圖 1 顯示了一種器件級 EOS

條件，其中的一個 PMOS 晶體管的管腳被 連接到不同的電源域。在此示例中，如果 vcc2 被連接到 3.3v，并且柵極切換電壓為 1.8v (vcc1 = 1.8v)，則此組合將會在 m2 柵極 產(chǎn)生氧化應力。這種特殊版圖構(gòu)成一種微 妙的設計錯誤，會隨著時間的推移導致失效，而不會導致立即失效。

圖 1：器件級 EOS 風險。

復雜的片上系統(tǒng) (SoC) 設計具有更多的模擬和數(shù)字電路，需要不同的電壓來支持芯片上的 各個電源域。具有多個電源域的設計包含須從一個電源域跨越到另一個電源域的信號網(wǎng) 絡，而這些跨越點經(jīng)常成為故障點或損傷點。因此需要采用保護方案來控制這些跨域接口處的電壓。設計人員必須插入一個電平轉(zhuǎn)換器模 塊，完成從一個電源／電壓域到另一個電源／電 壓域的轉(zhuǎn)換（圖 2）。如果某個信號網(wǎng)絡從低壓域 轉(zhuǎn)移到高壓域而未使用低電平到高電平轉(zhuǎn)換器， 則該信號網(wǎng)絡將無法驅(qū)動高壓域電路工作。如果 某個信號網(wǎng)絡從高壓域轉(zhuǎn)移到低壓域而未使用高

圖 2：在兩個不同電源域的信號網(wǎng)絡之間連接的電平轉(zhuǎn) 換器電路。

電平到低電平轉(zhuǎn)換器，則該信號將會過驅(qū)低壓域 電路，長期下去器件將會受損。因此，缺失電平轉(zhuǎn)換器會帶來可靠性風險。設計人員不僅必須驗證各個域接口部署了適當?shù)碾娖睫D(zhuǎn)換器， 還要確認連接正確。

驗證這些類型的設計需要運行 EOS 檢查來檢測連接到不同電壓的器件，還需要運行電平轉(zhuǎn) 換器檢查來檢測電平轉(zhuǎn)換器是否存在并且已正確安裝。沒有這兩項檢查，可靠性驗證便不 完整。

模擬設計性能和老化

模擬電路通常對版圖設計技術(shù)、工作條件和工藝變化的改變非常敏感。在常見的電流鏡等 模擬電路中，器件之間的比率對于實現(xiàn)正確的設計性能至關(guān)重要。模擬設計的挑戰(zhàn)之一是 實現(xiàn)并保持準確的比率。此外，模擬設計也很容易受制造工藝中的變化的影響，這可能表 現(xiàn)為制造電路中的意外后果。所有這些版圖挑戰(zhàn)往往會對電路的可靠性和穩(wěn)健性產(chǎn)生負面 影響，導致難以設計出在預期的產(chǎn)品壽命期內(nèi)可靠工作的電路。

需要使用版圖約束，最大限度減小應具備相似行為的器件組（例如差分 對或電流鏡）中存在的這類變化 [11]。例如，器件之間的對稱檢查可確 保器件全部具有相對水平／垂直軸或中心的對稱形狀。對于一系列器 件，檢查器件形狀之間的匹配以及所有器件之間是否具有相同的間距， 可以確保陣列的均勻性。圖 3 顯示了一幅對稱不匹配的快照。

圖 3：相對垂直軸的對稱 不匹配。

模擬設計的另一個重要版圖方面是阱區(qū)鄰近效應 (WPE)。阱區(qū)鄰近是指 器件與其所在阱區(qū)的邊緣之間的距離。為使器件對稱地老化，阱區(qū)中的 所有器件都必須與阱區(qū)邊緣具有相同的間距。器件與阱區(qū)邊緣之間的距 離即使存在細小的差異，也會導致器件出現(xiàn)老化差異，從而導致性能下 降，最終縮短產(chǎn)品壽命 [12]。圖 4 顯示了一種 WPE 情形，其中的器件 A、B 和 C 與阱區(qū)邊緣具有不同的間隔距離。

為了充分驗證模擬版圖的可靠性，設計人 員通常必須進行多項檢查，包括版圖對稱 性、器件匹配、WPE、器件之間的間距一 致性，等等。

CALIBRE PERC 組合式檢查流程

通過使用 Calibre PERC 組合式檢查框 架，設計人員可以快速、輕松地將多 項可靠性檢查組合到一次運行中，進 行設計的可靠性驗證（圖 5）。利用 該框架可以輕松地選擇和配置預編碼 檢查，最大限度地提高易用性和減少 運行時設置。

圖 4：WPE 導致器件老化差異，從而造成長期的性 能下降。

圖 5：Calibre PERC 組合式檢查流程。

組合式檢查流程的輸入是一個用戶配置文件，設計人員可根據(jù)設計需要在其中選擇檢查項 并配置每項檢查的參數(shù)。此輸入約束文件由封裝管理器處理，它會訪問檢查數(shù)據(jù)庫并創(chuàng)建 一個規(guī)則文件，其中包含了所有選定的檢查以及將在指定的設計上運行的正確配置參數(shù)。

可靠性覆蓋和可供設計使用的特定檢查的性質(zhì)，取決于所參考的特定檢查數(shù)據(jù)庫中包含的 檢查。參考的庫可能包含全套可用的可靠性檢查，也可能僅包含專門針對特定設計要求的 子集。特定檢查庫中可能包含的檢查示例包括：

■ 器件計數(shù)（所有類型和特定類型）

■ 電氣過應力

■ 電平轉(zhuǎn)換器檢測

■ 查找設計中的圖形

■ 串擾易感性

■ 熱載流子注入效應 (HCI)

■ 拓撲感知的閂鎖

■ 電壓感知的閂鎖

■ 電壓感知的設計規(guī)則檢查 (DRC)

■ IO 環(huán)檢查

■ 靜態(tài)供電分析和識別

■ 熱結(jié)點識別

■ 阱區(qū)鄰近效應易感性（器件老化）

■ 差分對對稱

■ 模擬約束檢查

– 對稱性、器件匹配、器件的公共質(zhì)心、間 距檢查、參數(shù)匹配、集群、器件對齊、虛 擬器件存在

與 Calibre PERC 可靠性平臺中運行的其他規(guī)則集一樣，每次檢查都會生成并報告結(jié)果。雖然 組合式檢查可以更輕松地選擇和組合檢查，但在組合中運行多項檢查也會改變結(jié)果的顯示 方式。圖 6 顯示了使用 Calibre PERC 組合式檢查流程的 EOS、電平轉(zhuǎn)換器和器件計數(shù)檢查結(jié) 果，其中 EOS 和電平轉(zhuǎn)換器檢查報告了錯誤結(jié)果，器件計數(shù)檢查則報告了信息性結(jié)果。設 計人員可以使用 Calibre RVE 結(jié)果查看器來對這些結(jié)果（包括錯誤和信息性結(jié)果）進行調(diào)試。

圖 6：Calibre RVE 快照 顯示了使用 C alibr e PERC 組合式檢查流程 時的 EOS、電平轉(zhuǎn)換器 和器件計數(shù)檢查結(jié)果。

總結(jié)

隨著設計復雜性的增加以及對 IP 到全芯片的各級芯片設計可靠性的高度關(guān)注，針對 IC 設計 中的不同可靠性問題提供準確且完整的驗證覆蓋至關(guān)重要。要確保設計在產(chǎn)品的使用壽命 內(nèi)按預期工作，可能需要進行晶圓代工廠和自定義的可靠性檢查。利用 Calibre PERC 組合 式檢查流程，設計人員可以自行或在 CAD 或可靠性團隊的指導下，快速、輕松地選擇、配 置和組合多種預編碼檢查。隨后，組合式檢查管理器只需要極少的設置，便可根據(jù)所選檢 查自動生成一個規(guī)則文件，并啟動 Calibre PERC 運行，將選定的檢查應用于版圖。然后生 成任何錯誤結(jié)果，以便在版圖查看器中查看并進行調(diào)試和更正。由于設計人員可以使用 Calibre PERC 組合式檢查流程來選擇和組合檢查，而不必擔心需要針對任何復雜的設置或 運行時間進行編碼，因此能夠更加輕松、快速和一致地運行可靠性驗證，這有助于縮短設 計周期時間，同時保障產(chǎn)品可靠性。

參考文獻

[1]    Mentor, a Siemens Business. “Calibre PERC reliability verification solution.” http://mentor.com/perc

[2] Dina Medhat, “Protecting Against IC Reliability Failure with Automated Voltage Propagation.” Mentor, a Siemens Business. July, 2017. http://go.mentor.com/4TTwl

[3] Matthew Hogan, “Jumpstart your reliability verification with foundry-supported rule decks”, Mentor, a Siemens Business. August, 2018. http://go.mentor.com/521It

[4] Mentor Graphics Corporation. “Mentor Graphics Calibre PERC Reliability Checking Solution Used for IP Quality Program by TSMC.” Mentor press release, Oct. 29, 2013.

https://www.mentor.com/company/news/mentor-tsmc-calibre-perc

[5] Mentor, a Siemens Business. “Mentor extends solutions to support TSMC 7nm FinFET Plus and 12nm FinFET process technologies.” Mentor press release, Sept. 13, 2017. https://www.mentor.com/company/news/siemens-mentor-tsmc-oip-7nm-12nm

[6] Mentor Graphics Corporation. “Mentor Graphics Design and Verification Tools Certified for TSMC 16nm FinFET Production.” Mentor press release, April 15, 2014.

https://www.mentor.com/company/news/mentor-tsmc-16nm-finfet-production

[7] Mentor Graphics Corporation. “Mentor Graphics Announces Collaboration with GLOBALFOUNDRIES on Reference Flow and Process Design Kit for 22FDX Platform.” Mentor press release, Nov. 9, 2015. https://www.mentor.com/company/news/mentor-collaboration-globalfoundries-22fdx-platform

[8] Mentor, a Siemens Business. “Mentor Announces Availability of Tools and Flows for Samsung 8LPP and 7LPP Process Technologies.” Mentor press release, May 24, 2017.

https://www.mentor.com/company/news/mentor-availability-of-tools-flows-samsung-8lpp-7lpp-process-tech

[9] Mentor Graphics Corporation. “Mentor Graphics Announces Availability of Qualified Calibre PERC Rule Decks for UMC 28nm Technology.” Mentor press release, Oct. 19, 2016. https://www.mentor.com/company/news/mentor-availability-qualified-calibre-perc-rule-decks-umc-28nm-tech

[10] Mentor, a Siemens Business. “Mentor and TowerJazz provide first commercial comprehensive suite of analog constraint checks for enhanced automotive reliability offering.” Mentor press release, Nov. 2, 2017. https://www.mentor.com/company/news/

siemens-mentor-towerjazz-first-commercial-comprehensive-suite-analog-constraint-checks-enhanced-auto- reliability-offering

[11]   Hossam Sarhan and Alexandre Arriordaz, “Automated  Constraint Checks Enhance Analog Designs    Reliability”,

Mentor, a Siemens Business. Oct. 2018. http://go.mentor.com/53asS

[12] P. G. Drennan, M. L. Kniffin and D. R. Locascio, “Implications of Proximity Effects for Analog Design,” IEEE Custom Integrated Circuits Conference 2006, San Jose, CA, 2006, pp. 169-176. DOI: 10.1109/CICC.2006.320869 URL:  http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=4114933&isnumber=4114894

更多相關(guān)信息，請點擊>> http://share.eepw.com.cn/share/download/id/388592