AMD 官宣 3D Chiplet 架構(gòu)：可實(shí)現(xiàn)“3D 垂直緩存”
加入技術(shù)交流群
6 月 1 日消息 在今日召開(kāi)的 2021 臺(tái)北國(guó)際電腦展（Computex 2021）上，AMD CEO 蘇姿豐發(fā)布了 3D Chiplet 架構(gòu)，這項(xiàng)技術(shù)首先將應(yīng)用于實(shí)現(xiàn)“3D 垂直緩存”（3D Vertical Cache），將于今年年底前準(zhǔn)備采用該技術(shù)生產(chǎn)一些高端產(chǎn)品。
本文引用地址：http://cafeforensic.com/article/202203/432001.htm
蘇姿豐表示，3D Chiplet 是 AMD 與臺(tái)積電合作的成果，該架構(gòu)將 chiplet 封裝技術(shù)與芯片堆疊技術(shù)相結(jié)合，設(shè)計(jì)出了銳龍 5000 系處理器原型。
官方展示了該架構(gòu)的原理，3D Chiplet 將一個(gè) 64MB 的 7nm 的 SRAM 直接堆疊在每個(gè)核心復(fù)合體之上，總而將供給“Zen 3”核心的高速 L3 緩存數(shù)量增加到 3 倍。
3D 緩存直接與“Zen 3”的 CCD 結(jié)合，通過(guò)硅通孔在堆疊的芯片之間傳遞信號(hào)和功率，支持每秒超過(guò) 2TB 的帶寬。
3D Chiplet 架構(gòu)的處理器與目前的銳龍 5000 系列外觀上完全相同，官方展示了一個(gè) 3D Chiplet 架構(gòu)的銳龍 9 5900X 原型（為了方便展示，官方拆了蓋子）。
蘇姿豐稱，在實(shí)際設(shè)備中，一個(gè)單獨(dú)的 SRAM 將與每一塊 CCD 結(jié)合，每塊 CCD 可獲得的緩存數(shù)量為 96MB，而或在單個(gè)封裝中的 12 核或 16 核處理器總共可獲得 192MB 的緩存。
評(píng)論