納米芯片可制造性設(shè)計(DFM)技術(shù)：已形成Art-DFMx工具套件，支持65nm-28nm-14nm-7nm的版圖可制造性設(shè)計分析，用于面向良率提升和性能提升的版圖優(yōu)化，先進工藝CMP工藝后芯片形貌預(yù)測；提出了多物理機理耦合建模、基于LDE的有效平坦化長度特征提取、多粒度算法并行技術(shù)。部分成果被行業(yè)龍頭企業(yè)應(yīng)用。獲國家科技重大專項支持。

極低功耗設(shè)計：研發(fā)了多款性能指標(biāo)優(yōu)于公開文獻報道的亞閾值極低功耗IP以及用于底層低功耗電路優(yōu)化的電路結(jié)構(gòu)-器件尺寸-版圖優(yōu)化工具；研發(fā)亞閾值電路特征化、統(tǒng)計延時建模、統(tǒng)計時序分析以及時序優(yōu)化技術(shù)，以解決極低功耗電路時序收斂問題。

碳基PDK及仿真自動化：針對后摩爾碳基器件，基于國內(nèi)領(lǐng)先的碳基工藝制備平臺，開展碳基集成電路設(shè)計關(guān)鍵技術(shù)研究，成功開發(fā)了成套的碳基工藝器件模型、PDK和標(biāo)準(zhǔn)單元庫，并通過了流片測試驗證，實現(xiàn)了千門級碳納米管集成電路設(shè)計和仿真自動化。

芯片系統(tǒng)安全架構(gòu)技術(shù)：針對系統(tǒng)芯片中的故障、漏洞、硬件木馬及惡意軟件攻擊，開展芯片安全架構(gòu)關(guān)鍵技術(shù)研究，包括可配置的安全策略引擎、在線威脅檢查，多級主動防御機制等。通過核心技術(shù)的突破，提供集成電路芯片與系統(tǒng)的硬件安全架構(gòu)解決方案和檢驗檢測平臺。

集成電路主被動安全防護技術(shù)：針對集成電路面臨的硬件安全隱患，開展集成電路主被動安全防護技術(shù)研究，提出機器學(xué)習(xí)輔助的硬件木馬檢測方法，實現(xiàn)抗功耗側(cè)信道攻擊的DES/TDES、AES、SM4等主流密碼算法IP核。