Cadence Cerebrus 運用革命性的AI技術，擁有獨特的強化學習引擎，可自動優(yōu)化軟件工具和芯片設計選項，提供更好的 PPA進而大幅減少工程端的負荷和整體流片時間。例如，Cadence Cerebrus 布局優(yōu)化功能，使客戶能夠超越常人的設計潛力縮小芯片尺寸。因此，Cadence Cerebrus 與完整的 Cadence 數(shù)字產(chǎn)品線相結合，藉由業(yè)界最先進從合成、設計實現(xiàn)到簽核的完整數(shù)字全流程，提供了突破性的工程設計優(yōu)勢。

Cadence資深副總裁暨數(shù)字與簽核事業(yè)群總經(jīng)理滕晉慶(Chin-Chi Teng)博士表示：「我們一直在尋找新的方法來幫助我們的客戶提高生產(chǎn)力，而Cadence Cerebrus以其 AI 能力減少耗時手動工作，使得工程師可以專注于更重要的項目。我們推出 Cadence Cerebrus的一年內(nèi)，就顯著地看到我們的客戶快速采用并開始實現(xiàn)產(chǎn)品的全部潛力?？蛻羧?a class="contentlabel" href="http://cafeforensic.com/news/listbylabel/label/聯(lián)發(fā)科">聯(lián)發(fā)科技和瑞薩電子獲得PPA 改善和生產(chǎn)力提升，因而他們現(xiàn)在已經(jīng)在量產(chǎn)計劃中廣泛采用了該工具?！?/p>

聯(lián)發(fā)科技硅產(chǎn)品開發(fā)部門資深副總經(jīng)理謝有慶表示：「在聯(lián)發(fā)科技，我們致力于提供最佳的 PPA，因此以AI為基礎的Cadence Cerebrus解決方案成為我們最新先進制程項目最合理的選擇。在SoC模塊設計上，Cadence Cerebrus 布局規(guī)劃優(yōu)化功能．可將該模塊芯片面積縮小 5%，并將功耗降低6% 以上。在獲得生產(chǎn)力提升、PPA更加優(yōu)化且更易于整合到聯(lián)發(fā)科技CAD 流程等全面

瑞薩電子公司共享研發(fā) EDA 部門的副總裁Toshinori Inoshita 表示：「我們需要能夠改進各種節(jié)點和設計類型PPA 的自動化方法，藉由采用并優(yōu)化 Cadence Cerebrus 以滿足我們所有特別的設計需求，并取得了許多顯著的設計成果。在先進制程 CPU 設計中，我們體驗到了更好的性能，在總體負時序裕量 (TNS) 提高了 75%。此外，我們采用Cadence Cerebrus 大幅降低了關鍵 MCU 設計的泄漏功率，讓我們進一步提高性能和生產(chǎn)力，并縮短流片時間。