西門子數(shù)字化工業(yè)軟件近日推出Tessent Multi-die軟件解決方案，旨在幫助客戶加快和簡化基于2.5D和3D架構(gòu)的新一代集成電路（IC）關(guān)鍵可測試性設(shè)計（DFT）。

隨著市場對于更小巧、更節(jié)能和更高效能的IC需求日益提升，IC設(shè)計界也面臨著嚴(yán)苛挑戰(zhàn)。下一代組件正傾向于采用復(fù)雜的2.5D和3D架構(gòu)，以垂直（3D IC）或并排（2.5D）方式連接多個晶粒，使其能夠作為單一組件運作。但是，這種做法為芯片測試帶來巨大的挑戰(zhàn)，因為大部分傳統(tǒng)的測試方法都是基于常規(guī)的2D流程。

為了解決這些挑戰(zhàn)，西門子推出Tessent Multi-die，一款全面的DFT自動化解決方案，應(yīng)用于與2.5D及3D IC設(shè)計相關(guān)復(fù)雜度DFT任務(wù)。這款全新的解決方案能夠與西門子Tessent TestKompress Streaming Scan Network軟件和Tessent IJTAG軟件搭配使用，可優(yōu)化每個區(qū)塊的DFT測試資源，而無須擔(dān)心對于其他設(shè)計造成影響，從而簡化了2.5D及3D IC的DFT任務(wù)?，F(xiàn)在，IC設(shè)計團(tuán)隊只要使用Tessent Multi-die軟件，就能快速開發(fā)出符合IEEE 1838規(guī)范的2.5D和3D架構(gòu)硬件。

西門子數(shù)字化工業(yè)軟件副總裁兼Tessent業(yè)務(wù)單位總經(jīng)理Ankur Gupta表示，在2.5D和3D組件中采用高密度封裝晶粒的設(shè)計需求正快速增長，IC設(shè)計公司也面臨著急劇加增的IC測試復(fù)雜難度。透過西門子最新的Tessent Multi-die解決方案，我們的客戶能夠為未來的設(shè)計做好充分準(zhǔn)備，同時大幅減少DFT工作量，降低當(dāng)前制造測試成本。

Pedestal Research研究總監(jiān)兼總裁Laurie Balch指出，隨著時間的推移，傳統(tǒng)的2D IC設(shè)計方法將遇到的各種限制，越來越多的設(shè)計團(tuán)隊開始利用2.5D及3D IC架構(gòu)，以滿足其在功耗、效能及芯片尺寸等方面的要求。在新設(shè)計案中部署這些高級方案的首要步驟就是制定DFT策略，以應(yīng)對復(fù)雜架構(gòu)帶來的種種挑戰(zhàn)，從而避免成本的增加或者拖累產(chǎn)品上市時間。透過持續(xù)發(fā)展DFT技術(shù)，滿足多維度設(shè)計需求，EDA廠商將進(jìn)一步推動2.5D及3D架構(gòu)在全球范圍的應(yīng)用。