隨著 AIGC、8K、AR/MR 等應(yīng)用的不斷發(fā)展，3D IC 堆疊和 chiplet 異構(gòu)集成已成為滿足未來(lái)高性能計(jì)算需求、延續(xù)摩爾定律的主要解決方案。

臺(tái)積電、英特爾等大廠近年來(lái)不斷加大對(duì)異構(gòu)集成制造及相關(guān)研發(fā)的投入。此外，領(lǐng)先的 EDA 公司 Cadence 在行業(yè)中處于領(lǐng)先地位，推出了「Integrity 3D-IC」平臺(tái)，這是一個(gè)集設(shè)計(jì)規(guī)劃、實(shí)現(xiàn)和系統(tǒng)分析仿真工具為一體的集成解決方案，標(biāo)志著向 3D 芯片堆疊邁出了重要一步。

2.5D 和 3D 封裝之間的差異

2.5D 和 3D 封裝技術(shù)的主要區(qū)別在于堆疊方式。

2.5D 封裝，所有芯片和被動(dòng)元器件均在基板平面上方，至少有部分芯片和被動(dòng)元器件安裝在中介層上（Interposer），在基板平面的上方有中介層的布線和過(guò)孔，在下方有基板的布線和過(guò)孔。2.5D 是特指采用了中介層進(jìn)行高密度 I/O 互連的封裝，其特點(diǎn)是多 Die 集成和高密度性。中介層目前多采用硅材料，利用其成熟的工藝和高密度互連的特性。

3D 封裝和 2.5D 封裝的主要區(qū)別在于 2.5D 封裝是在中介層上進(jìn)行布線和打孔，而 3D 封裝是直接在芯片上打孔和布線，電氣連接上下層芯片。所有芯片和被動(dòng)元器件器件均位于基板平面上方，芯片堆疊在一起，在基板平面的上方有穿過(guò)芯片的硅通孔（TSV），在基板平面的下方有基板的布線和過(guò)孔。

3D Chiplet，這個(gè)概念應(yīng)該是 AMD 在 2021 年 6 月份首先提出來(lái)的，應(yīng)用在其 3D V-Cache 上，將包含有 64MB L3 Cache 的 chiplet 以 3D 堆疊的形式與處理器封裝在了一起。

從結(jié)構(gòu)上來(lái)講，3D Chiplet 就是將 Chiplet 通過(guò) 3D TSV 集成在一起。另外，為了提高互連密度，3D Chiplet 采用了 no Bump 的垂直互連結(jié)構(gòu)，因此其互連密度更高。

AMD 的 3D Chiplet 工藝的實(shí)現(xiàn)是由 TSMC 代工的，TSMC 稱之為 SoIC，屬于其 3D Fabric 的產(chǎn)品范疇，其鮮明的特點(diǎn)就是采用了 no Bump 的高密度垂直互連結(jié)構(gòu)，參看下圖。

CPU 和 HBM 堆疊需求

隨著 AIGC、AR/VR、8K 等應(yīng)用的快速發(fā)展，預(yù)計(jì)將產(chǎn)生大量的計(jì)算需求，特別是對(duì)能夠在短時(shí)間內(nèi)處理大數(shù)據(jù)的并行計(jì)算系統(tǒng)的需求。為了克服 DDR SDRAM 的帶寬限制，進(jìn)一步提升并行計(jì)算性能，業(yè)界越來(lái)越多地采用高帶寬內(nèi)存（HBM）。這一趨勢(shì)導(dǎo)致了從傳統(tǒng)的「CPU+內(nèi)存（如 DDR4）」架構(gòu)向「芯片+HBM 堆疊」2.5D 架構(gòu)的轉(zhuǎn)變。隨著計(jì)算需求的不斷增長(zhǎng)，未來(lái)可能會(huì)通過(guò) 3D 堆疊實(shí)現(xiàn) CPU、GPU 或 SoC 的集成。

HBM 3D 堆疊盛行，但 CPU 堆疊落后

HBM 于 2013 年推出，作為高性能 SDRAM 的 3D 堆疊架構(gòu)。隨著時(shí)間的推移，多層 HBM 的堆疊在封裝中已經(jīng)變得普遍，而 CPU/GPU 的堆疊卻沒(méi)有看到重大進(jìn)展。

造成這種差異的主要原因可歸因于三個(gè)因素：1. 熱傳導(dǎo)，2. 熱應(yīng)力，3. IC 設(shè)計(jì)。首先，3D 堆疊歷來(lái)在熱傳導(dǎo)方面表現(xiàn)不佳，這就是它主要用于內(nèi)存堆疊的原因，因?yàn)閮?nèi)存操作產(chǎn)生的熱量比邏輯操作少得多。因此，當(dāng)前存儲(chǔ)器堆疊產(chǎn)品所面臨的熱傳導(dǎo)問(wèn)題在很大程度上可以被忽略。

其次，熱應(yīng)力問(wèn)題是由材料之間的熱膨脹系數(shù) (CTE) 不匹配以及因芯片減薄和引入金屬層而引入的應(yīng)力引起的。堆疊結(jié)構(gòu)中復(fù)雜的應(yīng)力分布對(duì)產(chǎn)品的可靠性具有顯著的負(fù)面影響。

最后，IC 設(shè)計(jì)面臨 EDA 工具缺乏的挑戰(zhàn)，因?yàn)閭鹘y(tǒng) CAD 工具不足以處理 3D 設(shè)計(jì)規(guī)則。開(kāi)發(fā)人員必須創(chuàng)建自己的工具來(lái)滿足工藝要求，而 3D 封裝的復(fù)雜設(shè)計(jì)進(jìn)一步增加了設(shè)計(jì)、制造和測(cè)試成本。

EDA 公司如何提供解決方案

Cadence 在 LIVE 中國(guó)臺(tái)灣 2023 年用戶年會(huì)上強(qiáng)調(diào)了其多年來(lái)在開(kāi)發(fā)解決方案方面的努力。他們推出了 Clarity 3D 解算器、Celsius 熱解算器以及 Sigrity Signal and Power Integrity 等工具，可以解決熱傳導(dǎo)和熱應(yīng)力模擬問(wèn)題。當(dāng)與 Cadence 的綜合 EDA 工具相結(jié)合時(shí)，這些產(chǎn)品有助于「Integrity 3D-IC」平臺(tái)的發(fā)展，有助于 3D IC 設(shè)計(jì)的開(kāi)發(fā)。

「3D IC」代表了半導(dǎo)體開(kāi)發(fā)的關(guān)鍵設(shè)計(jì)趨勢(shì)。然而，它比其他項(xiàng)目面臨更大的挑戰(zhàn)和復(fù)雜性。除了邏輯 IC 設(shè)計(jì)中的挑戰(zhàn)之外，還需要模擬和多物理場(chǎng)仿真。因此，跨平臺(tái)的設(shè)計(jì)工具是必不可少的。EDA 領(lǐng)導(dǎo)者 Cadence 提供的工具有望增強(qiáng) 3D IC 設(shè)計(jì)工具平臺(tái)，降低堆疊 CPU、GPU 或 SoC 的技術(shù)障礙，從而增強(qiáng)芯片計(jì)算性能。