設(shè)計簡單秒表(60進(jìn)制），并要求帶啟動、復(fù)位、暫停功能。

如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉(zhuǎn)計數(shù)。并且通過開關(guān)設(shè)置，達(dá)到復(fù)位至00，任意時刻暫停和啟動的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時頻率，實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時。通過開發(fā)板上的按鍵開關(guān)置零，實(shí)現(xiàn)復(fù)位功能。通過撥碼開關(guān)置1或0，實(shí)現(xiàn)暫停和啟動的功能。

秒表計數(shù)器程序清單counter60.v

 module counter60 
(input wire clk,rst,           //時鐘和復(fù)位輸入
input wire key,				  //啟動暫停按鍵
output wire [8:0] segment_led_1,segment_led_2    	  //數(shù)碼管輸出
); 
wire	clk1h;			//1秒時鐘
reg	[7:0] cnt;			//計時計數(shù)器
reg		flag;			//啟動暫停標(biāo)志 
divide #				//例化分頻器產(chǎn)生1秒時鐘信號
(
.WIDTH(24),
.N(12_000_000)
) u1
(
.clk(clk),
.rst_n(rst),
.clkout(clk1h)
);
always @(posedge clk)		//產(chǎn)生標(biāo)志信號
	if(!rst)
		flag = 1'b0;
	else if(!key)
		flag = ~flag;
	else
		flag = flag;always @(posedge clk1h )        //產(chǎn)生60進(jìn)制計數(shù)器
	begin	//數(shù)碼管顯示要按照十進(jìn)制的方式顯示
		if(!rst)
			cnt <= 8'h00;		//復(fù)位初值顯示00
		else if(flag)
			begin
				if(cnt[3:0] == 4'd9)	//個位滿九？
					begin
						cnt[3:0] <= 4'd0;	//個位清零
						if(cnt[7:4] == 4'd5 )	//十位滿五？
							cnt[7:4] <= 4'd0;	//個位清零
						else
							cnt[7:4] <= cnt[7:4] + 1'b1;	//十位加一
					end
				else cnt[3:0] <= cnt[3:0] + 1'b1;	//個位加一
			end
		else
			cnt <= cnt;
	end
	segment u2
	(
	.seg_data_1		(cnt[7:4]),  //seg_data input
	.seg_data_2		(cnt[3:0]),  //seg_data input
	.segment_led_1	(segment_led_1),  //MSB~LSB = SEG,DP,G,F,E,D,C,B,A
	.segment_led_2	(segment_led_2)   //MSB~LSB = SEG,DP,G,F,E,D,C,B,A
	);
	endmodule

其中例化的模塊還包括分頻模塊程序divide.v和數(shù)碼管segment.v

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計文件，并鍵入設(shè)計代碼。
3. 根據(jù)邏輯綜合并分配管腳，在本實(shí)驗中引腳分配如下：clkin —C1,rstnin—L14,key1—M13,[8:0] segmentled1 — A10~C9,[8:0] segmentled2 —C12~A12
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 觀察輸出結(jié)果。

開發(fā)板上的兩個顯示數(shù)碼管從00至59循環(huán)累加。當(dāng)按鍵開關(guān)L14按下時，計數(shù)器復(fù)位。在計數(shù)過程中，按一次M13計數(shù)暫停，再按一次M13正常計數(shù)。我們可以通過暫停清零啟動的過程達(dá)到秒表計數(shù)功能。